KR100442354B1

KR100442354B1 - Ｒｃ4방식의 암호화 장치 및 방법

Info

Publication number: KR100442354B1
Application number: KR10-2002-0061064A
Authority: KR
Inventors: 민지훈; 류주현
Original assignee: 엘지전자 주식회사
Priority date: 2002-10-07
Filing date: 2002-10-07
Publication date: 2004-07-30
Also published as: KR20040031924A

Abstract

본 발명은 RC4방식의 암호화 장치 및 방법에 관한 것으로, 특히 RC4방식중 초기화시 한주기에 2쌍의 S-Array바이트에 대해 스왑(Swap)연산을 동시에 수행하여 동작 속도를 향상시킬 수 있도록 한 RC4방식의 암호화 장치 및 방법에 관한 것이다. 이를 위하여 본 발명은 스왑연산하여 비트단위로 암호화하는 RC4방식에 있어서, 소정 바이트의 암호화키가 저장되어있는 키 레지스터와; 256바이트 크기의 S-Array의 제1~제4 바이트 위치의 데이터가 동시에 2쌍씩 스왑되어 저장되는 S-Array 레지스터와; 상기 키 레지스터의 제1 암호화키 데이터와 S-Array의 제1 바이트 위치의 데이터를 가산하여 상기 S-Array의 제3 바이트 위치신호를 출력하고, 상기 키 레지스터의 제2 암호화키 데이터와 S-Array의 제2 바이트 위치의 데이터를 가산하여 상기 S-Array의 제4 바이트 위치신호를 출력하는 번지 출력부와; 상기 제1~제4 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제1~제4 바이트 위치의 데이터를 선택출력하는 스왑번지 선택부와; 스왑요구신호에 의해 상기 제1, 제3 바이트 위치의 데이터를 스왑하고, 제2, 제4 바이트 위치의 데이터를 스왑하여 상기 S-Array 레지스터로 출력하는 스왑부와; 암호화시, 상기 스왑번지 선택부의 출력신호와 암호화하고자 하는 데이터를 2진수로 변환한뒤 배타적 논리합연산하여 출력하는 배타적 논리합 연산부로 구성된 것을 특징으로 한다.

Description

ＲＣ4방식의 암호화 장치 및 방법{ENCRYPTION APPARATUS AND METHOD FOR RC4 TYPE}

본 발명은 RC4방식의 암호화 장치 및 방법에 관한 것으로, 특히 RC4 암호화 방식중 초기화시 한주기에 2쌍의 S-Array바이트에 대해 스왑(Swap)연산을 동시에 수행하여 동작 속도를 향상시킬 수 있도록 한 RC4방식의 암호화 장치 및 방법에 관한 것이다.

일반적으로, 암호화 방식은 키의 공개 여부에 따라 공개 키 방식과 비밀키 방식으로 나뉘어 진다.

상기 공개 키 방식은 암호화 키와 복호화 키를 달리하는 대신 둘중의 하나의 키를 공개하는 방식으로, 이 방식은 키 관리면에서는 효율적이나 암호화, 복호화 속도가 느리다는 단점이 있다.

상기 비밀키 방식은 암호화 키와 복호화 키를 동일하게 하는 대신에 이들을 공개하지 않는 방식으로, 키 관리면에서는 다소 비효율적이나 암호화 및 복호화 속도가 빠르고 구현이 용이하다는 장점이 있다.

또한, 비밀키 방식은 암호화의 기본 단위에 따라 블록 사이퍼 방식과 스트림 사이퍼 방식으로 분류한다. 스트림 사이퍼는 비트열로 입력되는 평문 데이터를 비트 단위로 암호화하는 방식으로 안전성은 취약한 반면 고속 알고리즘에 적합하다.

이 스트림 사이퍼의 대표적인 것이 RC4이다.

도 1은 이러한 종래의 RC4의 초기화과정을 보인 흐름도로서, RC4 방식에서는 초기화 과정에서 256 바이트(byte) 크기의 배열을 번지의 순서와 데이터가 일치하도록 선형적으로 초기화한다. 그리고, 각종 인덱스들을 초기화하는데, 각각 제1 바이트 인덱스(is1)는 S-Array의 인덱스(번지)를, 암호화키(ik)는 암호화 키의 바이트 단위순서를, 제2 바이트 인덱스(is2)는 스왑(Swap) 대상이 되는 S-Array의 바이트 위치를 나타내는 인덱스이다.

다음방법으로 제2 바이트 인덱스(is2)를 갱신한뒤, 제1, 제2 바이트 인덱스(is1, is2)의 S-Array두 바이트를 서로 스왑(Swap)한다.

이후, 암호화키 인덱스(ik)와 제1 바이트 인덱스(is1)를 각각 증가시키는데, 암호화키 인덱스(ik)는 키 길이만큼 카운트하고, 0으로 랩핑(Wrapping)되는 카운터이다.

이러한 과정을 256번 반복하여 S-Array초기화 과정을 완료한다.

제2 바이트 인덱스(is2) 또한 8비트 카운터로 255까지 증가한후, 0으로 랩핑된다.

다음으로, 도 2에 도시된 바와 같이 RC4의 암호화 과정이 수행되는데, 처음에 리니어 상태를 나타내는 카운터 제1 바이트 인덱스(is1)와 랜덤(Random) 상태를 나타내는 카운터 제2 바이트 인덱스(is2)를 0으로 초기화한다. 그리고, 제1 바이트 인덱스(is1)를 증가시키고, 증가된 그 제1 바이트 인덱스(is1)가 가리키는 S-Array의 바이트와 제2 바이트 인덱스(is2)를 더하여 제2 바이트 인덱스(is2)를 갱신한다.

제1, 제2 바이트 인덱스(is1, is2)가 각각 가리키는 S-Array의 원소를 스왑하고, 제1 바이트 인덱스(is1)와 제2 바이트 인덱스(is2)를 더하여 구한 배타적 논리합 연산 인덱스(ixor)가 가리키는 S-Array의 바이트와 입력된 평문 데이터의 바이트를 배타적 논리합(XOR) 연산한 결과를 출력한다.

이 과정을 평문 데이터 길이만큼 반복하여 암호화된 데이터를 만들어 낸다.

그러나, 상기한 바와같이 하드웨어로 RC4 알고리즘을 구현하게 되면 초기화 과정을 수행할때에 제2 바이트 인덱스(is2)를 갱신한뒤, 제1, 제2 바이트 인덱스(is1, is2)의 S-Array 바이트를 서로 스왑(Swap)하는 과정을 256번 반복하게 되므로, 지나친 수행시간의 낭비가 초래된다.

또한, 비밀키 값이 바뀔때 마다 이 과정이 새로 수행되어야 하므로 매번 많은 수행시간을 소모하게 된다.

이것은 실시간 시스템에서는 허용될 수 없는 일로, 시간을 단축해야 하는 필요성이 있다.

따라서, 본 발명은 상기와 같은 필요성을 감안하여 창안한 것으로, 한주기에 단 1쌍의 S-Array 바이트에 대하여 이루어지던 RC4 암호화 방식중 초기화시 스왑연산을 동시에 2쌍의 S-Array 바이트에 대하여 수행하도록 하여 RC4방식의 초기화 과정에서의 수행시간 소모를 줄일 수 있도록 한 RC4방식의 암호화 장치 및 방법을 제공함에 그 목적이 있다.

도 1은 종래의 RC4의 초기화 과정을 보인 흐름도.

도 2는 종래의 RC4의 암호과 과정을 보인 흐름도.

도 3a는 본 발명 RC4 알고리즘의 암호화 장치의 구성을 보인 예시도.

도 3b는 본 발명 RC4 알고리즘의 암호화 장치의 구성을 보인 예시도.

도 4는 본 발명 RC4 알고리즘의 암호화 장치의 구성을 보인 예시도.

도 5는 본 발명 제1~제4 바이트 위치에 따른 스왑을 보인 예시도.

도 6은 본 발명 RC4방식을 이용한 타이밍도.

***도면의 주요부분에 대한 부호의 설명***

31: 키 레지스터 32: S-Array 레지스터

33: 번지 출력부 33A~33D: 제1~제4 가산기

33a~33d: 제1~제2 멀티플렉서 34: 스왑번지 선택부

34a~34d: 제3~제6 멀티플렉서 35: 제7 멀티플렉서

36: 배타적 논리합 연산부 41: 데이터 스왑부

42: 제어부

상기와 같은 목적을 달성하기 위한 본 발명은, 스왑연산하여 비트단위로 암호화하는 RC4방식에 있어서, 소정 바이트의 암호화키가 저장되어있는 키 레지스터와; 256바이트 크기의 S-Array의 제1~제4 바이트 위치의 데이터가 동시에 2쌍씩 스왑되어 저장되는 S-Array 레지스터와; 상기 키 레지스터의 제1 암호화키 데이터와 S-Array의 제1 바이트 위치의 데이터를 가산하여 상기 S-Array의 제3 바이트 위치신호를 출력하고, 상기 키 레지스터의 제2 암호화키 데이터와 S-Array의 제2 바이트 위치의 데이터를 가산하여 상기 S-Array의 제4 바이트 위치신호를 출력하는 번지 출력부와; 상기 제1~제4 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제1~제4 바이트 위치의 데이터를 선택출력하는 스왑번지 선택부와; 스왑요구신호에 의해 상기 제1, 제3 바이트 위치의 데이터를 스왑하고, 제2, 제4 바이트 위치의 데이터를 스왑하여 상기 S-Array 레지스터로 출력하는 스왑부와; 암호화시, 상기 스왑번지 선택부의 출력신호와 암호화하고자 하는 데이터를 2진수로 변환한뒤 배타적 논리합연산하여 출력하는 배타적 논리합 연산부로 구성된 것을 특징으로 한다.

이하, 상기와 같이 구성된 본발명의 동작 및 작용을 상세히 설명하면 다음과 같다.

먼저, 본 발명에서는 하드웨어 구조를 새로이 구성하여 RC4 알고리즘의 초기화 단계에서 스왑(Swap)연산을 한 주기에 2회 실행하도록 하였다.

기본적으로 1쌍의 바이트 스왑연산 기능을 하는 데이터 경로를 2회 반복배치하고, 데이터 경로를 통하여 유사한 동작을 수행하도록 하였다.

스왑 연산을 2회이상 실행되도록 한다면 추가적인 시간 단축 효과를 얻을 수 있을 것으로 예상된다.

따라서, 본 상세 설명에서는 본 발명의 요지를 구체화 하기위해 RC4방식의 초기화시 한 주기에 2회(2쌍) 스왑연산을 수행하는 경우와 함께 암호화에 대하여 설명하도록 한다.

도 3a, 도 3b는 본발명 RC4 알고리즘의 암호화 장치의 구성을 보인 예시도이다.

키 레지스터(31)는 암호화키를 저장하고 있는 레지스터 집합이고, S-Array 레지스터(32)는 256바이트 S-Array 레지스터 집합을 나타낸다.

상기 키 레지스터(31)에 저장된 8 바이트의 암호화키는 암호화키 인덱스를 나타내는 선택신호를 입력받아 선택출력하는 제1 멀티플렉서(33a)에 의해 출력되고, 그 암호화키는 이전 과정에서 얻어진 제4 바이트 인덱스(is2_2)와 함께 제1 가산기(33A)로 입력되어 가산된후 제2 가산기(33B)로 출력된다.

이에, 상기 제2 가산기(33B)는 상기 제1 가산기(33A)의 출력과 제3 멀티플렉서(34a)를 통해 출력된 제1 바이트의 위치 데이터(xout_s1_1)를 가산하여 갱신된 제3 바이트 인덱스(sout_is2_1)를 제3 가산기(33C)와 제5 멀티플렉서(34c)의 선택신호로 출력하고, 상기 제5 멀티플렉서(34c)는 상기 제2 가산기(33B)의 출력신호에 의해 제3 바이트의 위치 데이터(xout_s2_1)를 선택출력한다.

또한, 제3 가산기(33C)는 상기 제2 가산기(33B)의 출력신호와 암호화키 인덱스에 의해 선택출력되는 제2 멀티플렉서(33b)의 출력신호(xout_k)를 가산하여 제4 가산기(33D)로 출력한다.

상기 제4 가산기(33D)는 제3 가산기(33C)와 제4 멀티플렉서(34b)의 출력신호를 입력받아 가산하여 출력되는 갱신된 제4 바이트 위치 인덱스를 제6 멀티플렉서(34d)의 선택신호로 입력함과 아울러, 다음 주기의 제1 가산기(33A)의 제2 바이트의 인덱스(prv_ind_s)가 된다.

상기 제5 멀티플렉서(34c)는 S-Array 레지스터(32)로부터 입력되는 데이터중 제4 바이트 위치 인덱스에 해당하는 데이터를 출력한다.

이에, 제7 멀티플렉서(35)는 상기 제3~제6 멀티플렉서(34a~34d)로부터 제1~제4 바이트 위치 데이터를 입력받고, 도 4에 도시된 바와 같이 제어부(42)로부터 어떤 위치의 바이트와 어떤 위치의 바이트를 스왑해야 하는지를 결정하는 레지스터 셀렉트 신호(xsel_REG)에 의해 순차적으로 스왑하여 S-Array 레지스터(32)에 저장한다.

여기서, 4개의 데이터가 위치한 제1~제4 바이트 인덱스(is1_1~is2_2)의 비교결과에 따라 도 5에 의해 스왑되어진다.

단, 제1 바이트 인덱스(is1_1)와 제2 바이트 인덱스는(is1_2)는 선형적으로 증가하는 인덱스인 is1의 인접한 두 값이므로 서로 다른값을 갖기에, 동일한 값을 갖는지의 여부를 따로 조사할 필요가 없다.

가령 예를 들어, 도 5에 나타낸 대로 첫번째 행의 의미는 제3 바이트 인덱스(is2_1)와 제4 바이트 인덱스(is2_2)가 같은 주소임을 가리키고, 제1 바이트 인덱스(is1_1)와 제2 바이트 인덱스(is1_2)가 서로 다른 주소인 경우에는, 제3 바이트 인덱스(is2_1)와 제4 바이트 인덱스(is2_2)의 위치에 제2 바이트 인덱스(is1_2)가 가리키는 S-Array의 바이트를 넣고, 제1 바이트 인덱스(is1_1)와제2 바이트 인덱스(is1_2)의 위치에서 각각 제4 바이트 인덱스(is2_2)와 제1 바이트 인덱스(is1_1)가 가르키는 바이트를 저장한다는 의미이다.

스왑 연산은 데이터 스왑부(41)가 상기와 같은 과정을 128번을 수행하면 제어부(42)로부터 초기화 단계가 완료되었음을 나타내는 신호(End of S-Array Initialization)를 입력받게 되어 초기화를 완료하게 된다.

상기 기술한 바와같은 초기화 과정이 완료되면 다음으로, RC4의 암호화 과정이 수행되는데, 처음에 리니어 상태를 나타내는 제1 바이트 인덱스(is1)와 랜덤 상태를 나타내는 제2 바이트 인덱스(is2)의 카운터를 0으로 초기화한다.

그리고, 제3 멀티플렉서(34a)로부터 증가된 제1 바이트 인덱스(is1)가 가리키는 S-Array의 데이터(xout s1)를 얻고, 그 데이터는 이전 주기에서 얻은 제2 바이트 인덱스(prv ind s2)값과 함께 제2 가산기(33B)를 통해 제2 바이트 인덱스(sout is2) S-Array의 데이터를 얻는다.

상기 제2 바이트 인덱스(sout is2)는 제5 멀티 플렉서(34c)의 선택신호로 입력되어 S-Array 레지스터(32)로부터 입력되는 제2 바이트 인덱스(is2)가 가르키는 S-Array의 데이터를 출력한다.

이에 의해, 제7 멀티플렉서(35)는 상기 제1, 제2 바이트 인덱스(is1, is2)가 각각 가리키는 S-Array의 데이터를 스왑하고, 상기 제1, 제2 바이트 인덱스(is1, is2)를 더하여 구한 배타적 논리합 연산 인덱스(iXOR)가 가리키는 S-Array의 바이트와 입력된 평문 데이터(din)는 배타적 논리합 연산부(36)에 입력되어 배타적 논리합 연산되어 암호화된 데이터를 출력하며 이러한 과정은 평문 데이터(din) 길이만큼 반복하여 암호화된 데이터를 만들어낸다.

이러한 동작 및 작용에 의해 도 6에 도시된 RC4방식의 타이밍도와 같이 S-Array 레지스터 갱신은 제1~제4 바이트 인덱스(Array indices(k,s))가 변한 이후, 1clock지연 이후 완료되고, 암호화 과정에서의 안ㅁ호화된 바이트 출력은 평문 데이터 바이트가 입력(Data input)된 이후, 2클럭(clock) 지연 이후에 암호화된 데이터(Data Byte output)를 출력한다.

따라서, 본 발명은 상기와 같은 구성으로 RC4방식의 초기화를 구현함으로써, 초기화 과정의 수행시간은 1/2로 줄게 되고, 신호 딜레이가 허용 가능한 범위내에서 한주기 안에 일어나는 스왑연산이 n회가 되도록 상기 기술한 바와 같은 장치적 구성을 이루면 초기화 과정에서 수행되는 시간을 1/n으로 단축시킬 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은 한주기에 단 1쌍의 S-Array 바이트에 대하여 이루어지던 RC4방식의 초기화시 스왑연산을 동시에 2쌍의 S-Array 바이트에 대하여 수행하도록 하여 RC4방식의 초기화 과정에서의 수행시간 소모를 줄일 수 있는 효과가 있다.

Claims

스왑(Swap)연산하여 비트단위로 암호화하는 RC4방식에 있어서, 소정 바이트의 암호화키가 저장되어있는 키 레지스터와; 256바이트 크기의 S-Array의 제1~제4 바이트 위치의 데이터가 동시에 2쌍씩 스왑되어 저장되는 S-Array 레지스터와; 상기 키 레지스터의 제1 암호화키 데이터와 S-Array의 제1 바이트 위치의 데이터를 가산하여 상기 S-Array의 제3 바이트 위치신호를 출력하고, 상기 키 레지스터의 제2 암호화키 데이터와 S-Array의 제2 바이트 위치의 데이터를 가산하여 상기 S-Array의 제4 바이트 위치신호를 출력하는 번지 출력부와; 상기 제1~제4 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제1~제4 바이트 위치의 데이터를 선택출력하는 스왑번지 선택부와; 스왑요구신호에 의해 상기 제1, 제3 바이트 위치의 데이터를 스왑하고, 제2, 제4 바이트 위치의 데이터를 스왑하여 상기 S-Array 레지스터로 출력하는 스왑부와; 암호화시, 상기 멀티플렉서부의 출력신호와 암호화하고자 하는 데이터를 2진수로 변환한뒤 배타적 논리합연산하여 출력하는 배타적 논리합 연산부로 구성된 것을 특징으로 하는 RC4방식의 암호화 장치.
제1 항에 있어서, 상기 번지 출력부는 제1, 제2 가산부로 구성된 것을 특징으로 하는 RC4방식의 암호화 장치.
제2 항에 있어서, 상기 제1 가산부는 제1 암호화키의 위치신호를 입력받아 키 레지스터에 저장되어있는 암호화키의 데이터를 선택출력하는 멀티플렉서와;

상기 암호화키의 데이터와 이전 제4 바이트 위치의 데이터를 가산하여 가산된 데이터값을 출력하는 제1 가산기와;

상기 가산된 데이터값과 제1 바이트 위치의 데이터를 가산하여 제3 바이트 위치신호를 출력하는 제2 가산기로 구성된 것을 특징으로 하는 RC4방식의 암호화 장치.
제3 항에 있어서, 상기 제2 가산기는 암호화시, 제1 바이트 위치의 데이터와 이전 제3 바이트 위치의 데이터를 가산하여 제3 바이트의 위치신호를 출력하는 것을 특징으로 하는 RC4방식의 암호화 장치.
제1 항에 있어서, 상기 스왑번지 선택부는 제1 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제1 바이트 위치의 데이터를 선택출력하는 제1 멀티플렉서와;

상기 제2 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제2 바이트 위치의 데이터를 선택출력하는 제2 멀티플렉서와;

상기 제3 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 제3 바이트 위치의 데이터를 선택출력하는 제3 멀티플렉서와;

상기 제4 바이트 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의바이트중 상기 제4 바이트 위치의 데이터를 선택출력하는 제4 멀티플렉서로 구성된 것을 특징으로 하는 RC4방식의 암호화 장치.
제5 항에 있어서, 상기 제4 멀티플렉서는 암호화시, 배타적 논리합연산 위치신호를 선택신호로 입력받아 상기 S-Array 레지스터의 바이트중 상기 배타적 논리합연산 위치의 데이터를 선택출력하게 구성된 것을 특징으로 하는 RC4방식의 암호화 장치.
제1 항에 있어서, 상기 스왑부는 제3, 제4 바이트 위치가 동일할때 제3, 제4 바이트 위치가 서로 상이할때로 구분하여 스왑하는 것을 특징으로 하는 RC4방식의 암호화 장치.
S-Array의 256바이트를 한주기당 2쌍식 스왑하여 입력데이터를 암호화하는 RC4방식의 초기화에 있어서, 상기 S-Array의 임의의 주소의 제1 바이트 위치 데이터와 암호화키의 위치 데이터 및 전 주기의 제4 바이트 위치를 가산하여 상기 S-Array의 임의의 주소의 제3 바이트 위치의 데이터를 출력하는 단계와; 상기 제3 바이트 위치와 상기 제1 바이트와 순차적으로 증가되는 제2 바이트 위치암호화키의 위치 데이터를 증가시켜 가산하여 상기 S-Array의 임의의 주소의 제4 바이트 위치의 데이터를 출력하는 단계와; 상기 과정을 128번 수행하며 제1~제4 바이트 위치의 데이터를 스왑하여 S-Array 레지스터에 저장하는 단계로 이루어진 것을 특징으로하는 RC4방식의 암호화 방법.
제8 항에 있어서, 상기 스왑은 제3, 제4 바이트 위치가 동일한가를 판단하여 제3, 제4 바이트 위치가 서로 상이할때와 제3, 제4 바이트 위치가 서로 동일할때로 구분하여 스왑하는 것을 특징으로 하는 RC4방식의 암호화 방법.