KR100403992B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자에 포함되는, 에피택셜 성장(Selective Epitaxial Growth)방법을 사용하여 ESD(elevated Source Drain) 구조를 가지는 전계효과 트랜지스터(Field Effect Transistor : FET)의 제조방법에 관한 것으로, 게이트 스페이서의 형성한 후 이루어지는 SF6가스를 사용하는 RF(Radio Frequency)플라즈마 식각 공정을 제공하여 보다 개선된 반도체 소자의 제조방법 및 소자를 가능케 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a field effect transistor (FET) having an elevated source drain (ESD) structure using an epitaxial growth method, which is included in a semiconductor device. By providing an RF (Radio Frequency) plasma etching process using SF 6 gas formed after the formation, it is possible to improve the manufacturing method and device of a semiconductor device.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 좀 더 자세하게는 선택적에피택셜 성장(Selective Epitaxial Growth)방법을 통하여 ESD(elevated Source Drain) 구조를 가지는 전계효과 트랜지스터(Field Effect Transistor : FET)의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a field effect transistor (FET) having an elevated source drain (ESD) structure through a selective epitaxial growth method. It is about.
전계효과 트랜지스터(Field Effect Transistor : 이하 FET라 한다.)란 각각 게이트, 소스, 드레인으로 구분되는 세 개의 전극과 절연층 및 반도체층 등의 적층구조로 이루어지며, 다수의 반송자(carrier)가 게이트전극을 거쳐 소스전극에서 드레인 전극으로 흐르는 트랜지스터의 역할을 하는 소자로서, 이러한 FET는 근래에 들어 실리콘 기판 위에 산화막을 형성시키고 그 위에 실리콘 전극을 형성함으로써 전장에 의한 실리콘 표면의 전하를 조절할 수 있는 MOSFET(Metal Oxide Semiconductor FET) 구조가 그 특성에 있어 우수하여 널리 이용되고 있다.Field Effect Transistors (hereinafter referred to as FETs) are composed of three electrodes, each divided into a gate, a source, and a drain, and a stacked structure of an insulating layer and a semiconductor layer, and a plurality of carriers are gated. A device that acts as a transistor that flows through an electrode from a source electrode to a drain electrode, and such a FET is a MOSFET capable of controlling an electric charge on a silicon surface by forming an oxide film on a silicon substrate and forming a silicon electrode thereon. (Metal Oxide Semiconductor FET) structure is excellent in its characteristic and widely used.
최근 각종 전기적 소자의 소형화, 경량화, 박막화의 추세에 힘입어 이러한 FET 의 크기 축소(scale down)도 점점 가속화되고 있는데, 이러한 FET의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 소스 전극과 드레인 전극 사이의 펀치 쓰루(punch through) 특성을 열화시키는 단채널효과(Short channel effect)가 발생되는 문제점을 가지고 있다.Recently, due to the trend toward miniaturization, weight reduction, and thinning of various electrical devices, the scale down of these FETs is also accelerated. The reduction of the size of these FETs reduces the gate effect channel length to reduce the source. There is a problem in that a short channel effect occurs that degrades punch through characteristics between the electrode and the drain electrode.
이를 해결하기 위하여 소스 및 드레인 영역을 엘.디.디(LDD; Lightly Doped Drain, 이하 'LDD'라 칭함) 구조로 형성하여 전술한 단채널효과를 억제하는, 얕은 접합을 갖는 소스/드레인(Shallow junction source/drain)구조가 개발되었는데, 이러한 LDD 구조는 게이트 선폭이 0.35㎛ 이상의 반도체 소자까지는 단채널 효과의 발생을 억제하는 것이 가능하지만, 그 이하의 반도체 소자에는 적용할 수 없는 문제점이 있다.In order to solve this problem, the source / drain region is formed of an L.D. (LDD) structure to suppress the short channel effect described above, thereby reducing the source / drain having a shallow junction. Although a junction source / drain) structure has been developed, such an LDD structure can suppress the occurrence of a short channel effect up to a semiconductor device having a gate line width of 0.35 µm or more, but has a problem that cannot be applied to a semiconductor device of less than that.
즉, LDD 구조에서 얕은 접합을 형성하는데는 한계를 가지며 이로 인하여 울트라 셸로우 정션(Ultra Shallow Junction)을 형성하는 것은 불가능하다.That is, there is a limit in forming a shallow junction in the LDD structure, which makes it impossible to form an ultra shallow junction.
이러한 LDD구조의 한계를 극복하기 위하여 초저접합(shallow junction)을 구현하기 위한 소스 및 드레인 전극의 형성방법으로 선택적인 에피택셜 성장(selective epitaxial growth 이하 SEG라 한다.) 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET가 개발되었는데 이에 대하여 자세히 설명한다.In order to overcome the limitation of the LDD structure, the source / drain electrode is formed using a selective epitaxial growth (SEG) method to form a source and drain electrode for implementing a shallow junction. An FET having an elevated source / drain junction region has been developed, which will be described in detail.
일반적인 SEG 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET의 제조방법을, 이를 순서대로 도시한 도 1a∼도 1d를 통하여 설명하면 먼저, 실리콘 소자로 이루어진 반도체 기판(1)에 활성화 영역(2)을 정의한다.A method of manufacturing a FET having an elevated source / drain junction region using a general SEG method will be described with reference to FIGS. 1A to 1D in order. First, a semiconductor substrate made of a silicon device ( The activation area 2 is defined in 1).
이러한 활성화 영역(2)의 정의 방법에는 여러 가지 방법이 사용되나 일반적으로 국부적 산화에 의한 소자분리 공정(LOCOS)을 진행하여 필드 산화막을 형성하는 방법 또는 얕은 트랜치를 이용한 소자 분리(Shallow Trench Isolation : STI)방법 등이 주로 이용되는 바, 이하 활성화 영역의 정의 방법으로 필드 산화막(4)을 형성하는 방법을 예로 설명한다.Various methods are used to define the active region 2, but generally, a method of forming a field oxide layer by performing a local isolation device (LOCOS) process or using a shallow trench (Shallow Trench Isolation: STI) Method) is mainly used. Hereinafter, a method of forming the field oxide film 4 by the method of defining the activation region will be described as an example.
이러한 활성화 영역(2)이 정의된 반도체 기판(1)에 SiO2, SiON, SiN, Al2O3중 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 게이트 절연막(6)을 형성하는데, 이러한 게이트 절연막(6)은 일반적으로 20∼100Å의 두께를 가지게 되어 도 1a에 도시한 바와 같은 구성을 가지게 된다.A gate insulating film 6 is formed by depositing a material selected from SiO 2 , SiON, SiN, Al 2 O 3 , or a combination thereof on the semiconductor substrate 1 in which the activation region 2 is defined. The gate insulating film 6 generally has a thickness of 20 to 100 GPa and has a configuration as shown in FIG. 1A.
이후, 이러한 게이트 절연막(6)이 형성된 반도체 기판의 활성 영역(2)에 폴리실리콘(polt-Si)이나 실리콘게르마늄(SiGe) 또는 게르마늄(Ge) 중에서 선택된 하나의 재질을 사용하여 게이트 전극용 도전막을 증착(deposition)하고, 이를 패터닝하여 게이트 전극(8)을 형성한 후, 이러한 게이트전극(8)의 표면을 산화 (oxidation)시켜 그 표면에 게이트 산화막(10)을 가지는 게이트 전극(8)을 형성한다.Subsequently, a conductive film for the gate electrode is formed on the active region 2 of the semiconductor substrate on which the gate insulating layer 6 is formed by using a material selected from polysilicon (polt-Si), silicon germanium (SiGe), or germanium (Ge). After deposition and patterning the gate electrode 8, the surface of the gate electrode 8 is oxidized to form a gate electrode 8 having the gate oxide film 10 on the surface thereof. do.
이어서 전술한 구성을 가지는 그 표면에 게이트 산화막(10)을 가지는 게이트전극(8)을 마스크로 하여 n형 불순물을 이온 주입하여 게이트 절연막(6) 하부의 실리콘 기판(1)에 상기 게이트 전극(8)과 일부 오버랩 되도록 확산된 LDD(Lightly Doped Drain : 12) 영역을 형성하고, 이러한 LDD 영역(12)이 형성된 반도체 기판(1)에 게이트 스페이서(gate spacer)를 구성하기 위한 절연막, 예컨대 질화막(SiN)을 화학기상증착(CVD: Chemical Vapor Deposition) 방식으로 증착한다.Subsequently, n-type impurities are ion-implanted using the gate electrode 8 having the gate oxide film 10 as a mask on the surface having the above-described configuration, and the gate electrode 8 is placed on the silicon substrate 1 under the gate insulating film 6. ) And an insulating film for forming a gate spacer in the semiconductor substrate 1 on which the LDD region 12 is formed, and thus forming a lightly doped drain (LDD) region that is partially overlapped. ) Is deposited by chemical vapor deposition (CVD).
이후, 이러한 질화막 위로 포토레지스트를 도포하고, 소정의 패턴을 가지는 노광 마스크를 사용하여 노광하여 이루어진 포토레지스트의 패턴을 따라 에칭하여 도 1b와 같이 실리콘 기판(1) 상에 정의된 LDD영역(12)과, 이러한 LDD영역(12)과 일부 오버랩 된 섬모양의 게이트 절연막(6)과, 그 상부에 게이트전극(8)을 둘러싸는 게이트 산화막(10)과 게이트 스페이서(14)가 구성되는데 이때 게이트 전극(8)의 상부에 형성된 게이트 산화막은 게이트 스페이서(14)의 에칭 과정에서 식각되어 게이트 전극(8)은 노출되어 있다.Thereafter, a photoresist is applied onto the nitride film, and the LDD region 12 defined on the silicon substrate 1 is etched along the pattern of the photoresist formed by exposure using an exposure mask having a predetermined pattern, as shown in FIG. 1B. And an island-shaped gate insulating film 6 partially overlapping with the LDD region 12, and a gate oxide film 10 and a gate spacer 14 surrounding the gate electrode 8 thereon. The gate oxide film formed on the upper portion (8) is etched in the etching process of the gate spacer 14, so that the gate electrode 8 is exposed.
이어서 실리콘의 선택적 에피택셜 성장(SEG)을 LPCVD(low pressure CVD) 또는 UHV-CVD(Ultra High Vacuum CVD) 방식으로 진행하여 게이트 전극(8)이 노출된 게이트 전극의 상부와, 기판에 노출된 LDD영역(12) 상에 게이트 실리콘(16)과 소스 및 드레인 실리콘(18, 20)이 형성되어 도 1c와 같이 이루어진다.Subsequently, selective epitaxial growth (SEG) of silicon is performed by low pressure CVD (LPCVD) or ultra high vacuum CVD (UHV-CVD), so that the gate electrode 8 is exposed on the top of the gate electrode and the LDD is exposed on the substrate. The gate silicon 16 and the source and drain silicon 18 and 20 are formed on the region 12, as shown in FIG. 1C.
이후 이러한 SEG가 완료된 반도체 기판에 이온 주입을 실시하여 소스 및 드레인 전극의 하부로 깊은 접합을 갖는 소스/드레인 영역(22, 24)을 형성하고 열처리(annealing) 공정을 진행하여, 이온 주입된 불순물을 활성화시키고 이어서 실리사이드 전처리 세정공정을 진행한 후, 내화금속 즉, 티타늄(Ti), 코발트(Co) 및 니켈(Ni)중에서 선택된 하나의 금속을 기판 전면에 적층하고 열처리 공정을 진행하여 소스 및 드레인 실리사이드층(18a, 20a)과 게이트 실리사이드층(16a)을 각각 형성함으로써 도 1d와 같은 구성을 가지는, 일반적인 SEG 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET가 완성된다.Subsequently, ion implantation is performed on the SEG-completed semiconductor substrate to form source / drain regions 22 and 24 having deep junctions under the source and drain electrodes, and annealing is performed to remove the implanted impurities. After activating the silicide pretreatment cleaning process, a refractory metal, i.e., one metal selected from titanium (Ti), cobalt (Co), and nickel (Ni) is deposited on the entire surface of the substrate, and subjected to a heat treatment process, thereby performing source and drain silicide. By forming the layers 18a and 20a and the gate silicide layer 16a, respectively, a FET having an elevated source / drain junction region having a configuration as shown in FIG. 1D is completed using a general SEG method. .
전술한 제조 공정 중 게이트 스페이서를 구성하는 방법을 조금 자세히 설명하면 도 1b와 같은 구성을 가지는 단계 즉, 절연막, 예컨대 질화막(SiN)을 증착한 후 이를 패터닝하여 구성되는 게이트 스페이서(14)를 가지는 기판은 이를 세정하는 공정을 더욱 포함하게 되는데 이러한 세정공정은 일반적으로 HF와 SC1을 사용하여 세정한 후 DI용액으로 이루어진다.The method of constructing the gate spacer in the above-described manufacturing process will be described in detail. A substrate having the gate spacer 14 formed by depositing and patterning an insulating film, for example, a nitride film (SiN), having the configuration as shown in FIG. Silver further includes a process for cleaning it, which is generally made of DI solution after cleaning using HF and SC1.
이러한 습식 세정방법은 등방성을 가지고 있는 바, 도 1d의 원내의 도면에 도시된 것처럼 게이트 절연막(6)의 끝단은 일부 식각되어 움푹 패인형상을 가지게된다.This wet cleaning method has isotropy, so that the end of the gate insulating film 6 is partially etched to have a recessed shape, as shown in the circle of FIG. 1D.
이러한 게이트 절연막(6)의 양 끝단의 우묵부는 이후 진행되는 SEG 공정에서 성장되는 에피 막이 채우게 되는 경우도 있으나 일반적으로 그렇지 못하여 대부분의 경우에 마이트로 단위의 세공(pore : 25)으로 남게 되고 이러한 세공은 완성된 SEG 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET에 있어서 누설전류의 원인이 되는 심각한 결함을 가지게 한다.The recesses at both ends of the gate insulating film 6 may be filled with the epitaxial film grown in a subsequent SEG process, but in general, this may not be possible. Has serious defects that cause leakage currents in FETs with elevated source / drain junctions using the completed SEG method.
한편 이러한 게이트 스페이서의 형성 후 이루어지는 습식 세정 이후 에피막의 성장공정에서 에피막의 증착특성을 향상하기 위하여 H2가스를 사용한 고온의 H2베이킹(baking) 과정이 더욱 포함될 수 있는데 이러한 H2베이킹을 행할 경우 전술한 세공은 더욱 심화되게 되고, 또한 고온확산에 의하여 기존의 이온도핑의 상태가 변화될 수 있다.On the other hand, if these after formation of the gate spacers to enhance the epitaxial film deposition characteristics in later formed wet cleaning epitaxial film growth process, there is a high temperature of the H 2 baking (baking) process using the H 2 gas may further include performing these H 2 baking The above-mentioned pores become deeper, and the state of the existing ion doping can be changed by high temperature diffusion.
또한 근래에 들어 게이트 스페이서의 패터닝을 위한 에칭공정에서 실리콘 기판에 가해지는 불필요한 손상을 막기 위하여 활성화 영역의 전면에 형성된 게이트 절연막을 완전히 식각하지 않고 소정의 (30∼50Å)두께를 남긴 후 전술한 습식 세정을 통하여 또는 습식세정과 H2베이킹을 연속적으로 진행하여 게이트 절연막을 식각함으로써 기판에 가해지는 손상을 최소화하는 방법도 사용되고 있으나 이러한 경우에도 상기 세공의 형성 가능성은 남아있는 문제점이 있다.In recent years, in order to prevent unnecessary damage to the silicon substrate in the etching process for patterning the gate spacer, the above-described wet type after leaving a predetermined (30 to 50Å) thickness without leaving the gate insulating film formed on the entire surface of the active region completely etched. A method of minimizing damage to the substrate by etching the gate insulating film through cleaning or by continuously performing wet cleaning and H 2 baking is also used, but even in this case, there is a problem in that the pore formation remains.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 일반적인 선택적 에피택셜 성장방법을 통하여 ESD 구조를 가지는 전계효과 트랜지스터를 제조하는 데 있어서 세공형성을 억제하여 보다 개선된 전계효과 트랜지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an improved field effect transistor by suppressing pore formation in manufacturing a field effect transistor having an ESD structure through a general selective epitaxial growth method. .
도 1a 내지 도 1d는 일반적인 FET 제조방법을 순서대로 도시한 개략 단면 공정도1A to 1D are schematic cross-sectional process diagrams showing a general FET manufacturing method in order
도 2a 내지 도 2d는 본 발명에 따른 FET 제조방법을 순서대로 도시한 개략 단면 공정도2A to 2D are schematic cross-sectional process diagrams showing the FET manufacturing method according to the present invention in order;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 실리콘 기판 102 : 활성화 영역101 silicon substrate 102 active region
104 : 필드 산화막 106 : 게이트 절연막104: field oxide film 106: gate insulating film
108 : 게이트 전극 110 : 게이트 산화막108: gate electrode 110: gate oxide film
112 : LDD영역 114 : 게이트 스페이서112: LDD region 114: gate spacer
본 발명은 상기와 같은 목적을 달성하기 위하여 실리콘기판의 활성화영역에 게이트절연막을 형성하는 단계와; 상기 게이트절연막상에 게이트전극을 형성하는 단계와; 상기 게이트전극의 양측면에 각각 상기 게이트전극이 산화된 게이트산화막을 형성하는 단계와; 상기 게이트전극과 게이트산화막을 마스크로 하여 게이트절연막의 하부의 실리콘에 불순물 이온도핑하는 단계와; 상기 게이트산화막을 형성한 후, 상기 활성화영역 전면에 질화막을 증착하는 단계와; 상기 질화막을 식각하여 상기 게이트전극의 양측면에 형성된 각 게이트산화막의 바깥쪽에 위치하는 게이트스페이서를 형성하고, 상기 게이트전극, 게이트산화막, 게이트스페이서 하부에 게이트절연막을 남겨두는 단계와; 상기 질화막 식각후, 플라즈마상태의 SF6가스로 세정하는 단계와; 상기 게이트전극상부와 상기 실리콘기판표면에 실리콘층을 성장시키는 단계와; 상기 실리콘층 표면에 실리사이드층을 형성하는 단계를 포함하는 전계효과트랜지스터제조방법을 제공한다.The present invention comprises the steps of forming a gate insulating film in the active region of the silicon substrate to achieve the above object; Forming a gate electrode on the gate insulating film; Forming a gate oxide film in which the gate electrode is oxidized on both sides of the gate electrode; Doping the impurity ions into silicon under the gate insulating film using the gate electrode and the gate oxide film as a mask; After forming the gate oxide film, depositing a nitride film over the entire active region; Etching the nitride film to form a gate spacer located outside the gate oxide film formed on both sides of the gate electrode, and leaving a gate insulating film under the gate electrode, the gate oxide film, and the gate spacer; After etching the nitride film, cleaning the substrate with SF 6 gas in a plasma state; Growing a silicon layer on the gate electrode and on the silicon substrate surface; It provides a field effect transistor manufacturing method comprising the step of forming a silicide layer on the surface of the silicon layer.
특히 상기 세정하는 단계에서 H2가스를 더욱 포함하여 세정하는 것을 특징으로 한다.In particular, the cleaning step further comprises a H 2 gas.
또한 상기 세정가스로 사용되는 H2와 SF6가스의 유량비는 1:1 내지 20:1인 것을 특징으로 한다.In addition, the flow rate ratio of H 2 and SF 6 gas used as the cleaning gas is characterized in that 1: 1 to 20: 1.
특히 상기 세정단계에서의 온도는 670 내지 750℃인 것을 특징으로 한다.In particular, the temperature in the washing step is characterized in that 670 to 750 ℃.
본 발명에 따른 SEG 방법을 이용하여 엘리베이트된 소스/드레인(Elevated Source Drain : ESD) 접합영역을 갖는 FET의 제조방법을, 이를 순서대로 도시한 도 2a∼도 2d를 통하여 설명하면 먼저, 반도체 기판(101)에 활성화 영역(102)을 정의한다.A method for manufacturing a FET having an elevated source drain (ESD) junction region using the SEG method according to the present invention will be described with reference to FIGS. 2A to 2D in order. An activation area 102 is defined in 101.
이때 전술한 기판으로는 바람직하게는 실리콘으로 이루어진 실리콘 기판을 사용하며, 상기 활성화 영역의 정의 방법에는 여러 가지 방법이 사용되나 본 발명을 설명하기 위한 예시로 국부적 산화에 의한 소자분리 공정(LOCOS)을 진행하여 필드 산화막(104)을 형성하는 방법을 사용하였고, 본 발명에 따른 FET 제조방법에 따른 활성화 영역의 정의 방법은 얕은 트랜치를 이용한 소자 분리(Shallow Trench Isolation : STI)방법 또는 기타 다른 방법으로 치환하는 것이 가능하므로 예시된 도면 및 이하 설명은 본 발명을 한정하지 않는다.In this case, a silicon substrate made of silicon is preferably used as the above-described substrate, and various methods are used to define the activation region. However, a device isolation process (LOCOS) by local oxidation is used as an example for explaining the present invention. A method of forming the field oxide film 104 was used, and the method of defining the activation region according to the FET fabrication method according to the present invention was replaced by a shallow trench isolation (STI) method or another method using a shallow trench. The illustrated drawings and the following description do not limit the invention, as it is possible to do so.
이러한 활성화 영역(102)이 정의된 반도체 기판(101)에 SiO2, SiON, SiN, Al2O3중 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 게이트 절연막(106)을 형성하는데, 이러한 게이트 절연막(106)은 바람직하게는 20∼100Å의 두께를 가지도록 형성되어, 도 2a에 도시한 바와 같은 구성을 가지게 된다.The gate insulating layer 106 is formed by depositing a material selected from SiO 2 , SiON, SiN, Al 2 O 3 , or a combination thereof on the semiconductor substrate 101 on which the activation region 102 is defined. The gate insulating film 106 is preferably formed to have a thickness of 20 to 100 GPa, and has a configuration as shown in FIG. 2A.
이후, 상기 게이트 절연막(106)이 형성된 실리콘 재질의 반도체 기판(101)의활성 영역(102)에 폴리실리콘(polt-Si)이나 실리콘게르마늄(SiGe) 또는 게르마늄(Ge) 중에서 선택된 하나의 재질을 사용하여 게이트 전극용 도전막을 활성화 영역의 전면에 증착(deposition)하고, 이를 패터닝하여 섬(island) 모양의 게이트 전극(108)을 형성한 후, 이러한 게이트전극(108)의 표면을 산화 (oxidation)시켜 그 표면에 게이트 산화막(110)을 가지는 게이트 전극(108)을 형성한다.Subsequently, one material selected from polysilicon (polt-Si), silicon germanium (SiGe), or germanium (Ge) is used for the active region 102 of the silicon semiconductor substrate 101 on which the gate insulating layer 106 is formed. By depositing a conductive film for the gate electrode on the entire surface of the active region, patterning the gate electrode 108 to form an island-shaped gate electrode 108, and then oxidizing the surface of the gate electrode 108. A gate electrode 108 having a gate oxide film 110 is formed on the surface thereof.
이어서 표면에 게이트 산화막(110)을 가지는 섬 모양의 게이트전극(108)을 마스크로 하여 n형 불순물을 이온 주입하여 상기 게이트 절연막(106) 하부의 실리콘 기판(101)에 상기 게이트 전극(108)과 일부 오버랩 되도록 확산된 LDD(Lightly Doped Drain : 112) 영역을 형성한다.Subsequently, n-type impurities are ion-implanted using an island-shaped gate electrode 108 having a gate oxide film 110 on its surface as a mask, and the gate electrode 108 is formed on the silicon substrate 101 under the gate insulating film 106. A lightly doped drain (LDD) region diffused to partially overlap is formed.
이러한 LDD 영역(112)이 형성된 반도체 기판(101)에 게이트 스페이서(gate spacer)를 구성하기 위한 절연막, 예컨대 질화막(SiN)을 화학기상증착(CVD: Chemical Vapor Deposition) 방식으로 증착한다.An insulating film, such as a nitride film (SiN), for forming a gate spacer is deposited on the semiconductor substrate 101 having the LDD region 112 formed thereon by chemical vapor deposition (CVD).
이후, 이러한 질화막 위로 포토레지스트를 도포하고, 소정의 패턴을 가지는 노광 마스크를 사용하여 노광하여 이루어진 포토레지스트의 패턴을 따라 이방성 식각을 진행하여 도 2b와 같이 실리콘 기판 상에 정의된 LDD영역(112)과, 이러한 LDD영역(106)과 일부 오버랩 된 섬모양의 게이트 절연막(106)과, 그 상부에 게이트전극(108)을 둘러싸는 게이트 산화막(110)과 게이트 스페이서(114)를 구성한다. 이때 본 발명에서는 게이트 전극(108)의 상부에 형성된 게이트 산화막과, 상기 게이트전극 및 이를 둘러싼 게이트 산화막과 게이트 스페이서의 하부의 게이트 절연막을 제외한 게이트 절연막은 게이트 스페이서(114)의 에칭과정에서 이루어지는 이방성 식각에 의하여 식각되어 게이트 전극(108)과 LDD영역(112)의 일부는 노출되는데 본 발명에서는 이러한 게이트 절연막을 완전히 제거하지 않고 일부 바람직하게는 30∼50Å정도의 두께로 남겨놓는다. 이는 기판이 손상되는 것을 방지하기 위함이다.Thereafter, a photoresist is applied onto the nitride film, and anisotropic etching is performed along the pattern of the photoresist formed by using an exposure mask having a predetermined pattern to expose the LDD region 112 defined on the silicon substrate as shown in FIG. 2B. And an island-like gate insulating film 106 partially overlapping with the LDD region 106, and a gate oxide film 110 and a gate spacer 114 surrounding the gate electrode 108 thereon. At this time, in the present invention, the gate insulating film except for the gate oxide film formed on the gate electrode 108, the gate electrode, the gate oxide film surrounding the gate oxide, and the gate insulating film under the gate spacer is anisotropically etched during the etching of the gate spacer 114. A portion of the gate electrode 108 and the LDD region 112 are exposed by etching, and in the present invention, the gate insulating layer is not completely removed, but is preferably left to a thickness of about 30 to 50 microseconds. This is to prevent the substrate from being damaged.
이후 본 발명에서는 상기 게이트 스페이서를 에칭하여 형성한 후 일반적으로 사용되는 습식 세정이 아닌 SF6가스를 사용한 세정작업을 하게된다.In the present invention, the gate spacers are etched and then cleaned using SF 6 gas instead of the commonly used wet cleaning.
이러한 SF6플라즈마를 이용한 세정작업은 이후 진행되는 공정인 선택적 에피택셜 성장을 위한 UHV-CVD(Ultra High Vacuum CVD) 챔버 내에서 이루어지게 되는데, 전술한 구성을 가지는 게이트 스페이서의 에칭공정이 완료된 기판을 UHV-CVD(Ultra High Vacuum CVD) 챔버에 놓고 SF6플라즈마에 의한 기판의 세정작업을 실시한다.The cleaning using the SF 6 plasma is performed in a UHV-CVD (Ultra High Vacuum CVD) chamber for selective epitaxial growth, which is a subsequent process. The substrate is cleaned in an Ultra High Vacuum CVD (UHV-CVD) chamber with SF 6 plasma.
이때 바람직한 환경은 RF전압이 50W정도로 낮추어 670 내지 750℃정도의 온도분위기를 가지게 되며, 바람직하게는 H2가스를 UHV-CVD챔버내에 더욱 포함하여 고온수소에 의한 어닐링 효과를 가하여 기판에 가해지는 충격을 최소화한다.At this time, the preferable environment is that the RF voltage is lowered to about 50W and has a temperature atmosphere of about 670 to 750 ° C. Preferably, H 2 gas is further included in the UHV-CVD chamber to apply an annealing effect by high temperature hydrogen to the substrate. Minimize.
이때 본 발명의 올바른 실시예에 따른 H2 가스의 첨가비는 SF6와 비교하여 1(H2):1(SF6) 내지 20(H2):1(SF6)의 첨가비를 가지게 된다.The addition ratio of the H2 gas in accordance with the proper embodiment of the present invention as compared with SF 6 1 (H 2): will have the addition of 1 (SF 6) ratio: 1 (SF 6) through 20 (H 2).
한편 SF6플라즈마는 일반적으로 UHV-CVD(Ultra High Vacuum CVD)장비 특히 챔버의 세정작업을 위한 플라즈마가스로 사용되는 물질인 바, 전술한 기판의 세정작업과 더불어 챔버의 세정을 겸용할 수 있게 되고, 이로 인하여 장비의 PM주기의 연장은 물론 쓰루-풋 특성의 향상을 가져오게 됨과 동시에 SF6RF 플라즈마에 의한 세정작업은 이방성 식각의 특성을 가지고 있기 때문에 본 발명이 이루고자 하는 핵심적인 목표인 일반적인 습식 세정작업에서 나타날 수 있는 게이트 절연막(106)의 측면부에 형성되는 우묵부의 발생을 방지할 수 있어 도 2c와 같은 구성을 가지게 된다.Meanwhile, SF 6 plasma is a material that is generally used as a plasma gas for cleaning of UHV-CVD (Ultra High Vacuum CVD) equipment, in particular, the chamber. As a result, the PM cycle of the equipment, as well as the improvement of the through-foot characteristics, and the cleaning operation by SF 6 RF plasma has the characteristics of anisotropic etching, so the general wet is a key objective of the present invention. It is possible to prevent the occurrence of the recess formed in the side portion of the gate insulating film 106 that may appear in the cleaning operation has a configuration as shown in Figure 2c.
이어서 본 발명에 따른 SF6RF 플라즈마에 이한 세정작업이 완료된 후, 실리콘의 선택적 에피택셜 성장(SEG)을 진행하여 게이트 전극(108)이 노출된 게이트 전극의 상부와, 기판에 노출된 LDD영역(112) 상에 게이트 실리콘과 소스 및 드레인 실리콘을 형성한다.Subsequently, after the cleaning operation following the SF 6 RF plasma according to the present invention is completed, selective epitaxial growth (SEG) of silicon is performed to expose the gate electrode 108 and the LDD region exposed to the substrate. Form gate silicon and source and drain silicon on 112.
이후 이러한 SEG가 완료된 반도체 기판에 이온 주입을 실시하여 소스 및 드레인 전극의 하부로 깊은 접합을 갖는 소스/드레인 영역(122, 124)을 형성하고 열처리(annealing) 공정을 진행하여, 이온 주입된 불순물을 활성화시키고 이어서 실리사이드 전처리 세정공정을 진행한 후, 내화금속 즉, 티타늄(Ti), 코발트(Co) 및 니켈(Ni)중에서 선택된 하나의 금속을 기판 전면에 적층하고 열처리 공정을 진행하여 소스 및 드레인 실리사이드층(118a, 120a)과 게이트 실리사이드층(116a)을 각각 형성함으로써 도 2d와 같은 구성을 가지는, 본 발명에 따른 SF6RF 플라즈마 세정작업을 통한, SEG 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET가 완성된다.Thereafter, ion implantation is performed on the SEG-completed semiconductor substrate to form source / drain regions 122 and 124 having deep junctions under the source and drain electrodes, and annealing is performed to remove the implanted impurities. After activating the silicide pretreatment cleaning process, a refractory metal, i.e., one metal selected from titanium (Ti), cobalt (Co), and nickel (Ni) is deposited on the entire surface of the substrate, and subjected to a heat treatment process, thereby performing source and drain silicide. Elevated source / drain using the SEG method, through SF 6 RF plasma cleaning according to the present invention, having the configuration as shown in FIG. 2D by forming layers 118a and 120a and gate silicide layer 116a, respectively. A FET having a source / drain junction region is completed.
본 발명에 따른 게이트 스페이서의 에칭후 이루어지는 SF6RF 플라즈마를 이용한 이방성 세정작업을 거쳐 이루어지는 SEG 방법을 이용하여 엘리베이트된 소스/드레인(elevated source/drain) 접합영역을 갖는 FET는 일반적인 FET에서의 세공의 발생을 효과적으로 방지할 수 있다.An FET having an elevated source / drain junction region using an SEG method, which is subjected to an anisotropic cleaning operation using an SF 6 RF plasma after etching the gate spacer according to the present invention, is used for the formation of pores in a general FET. Occurrence can be effectively prevented.
또한 이러한 SF6RF 플라즈마에 세정작업은 별도의 공정을 추가하지 않고 이후 이어지는 공정인 UHV-CVD 챔버 내에서 이루어지므로 작업을 원활하게 함고 동시에, UHV-CVD 챔버의 세정작업을 동시에 진행할 수 있고 이로 인하여 쓰루-풋 특성의 향상을 가져오게 된다.In addition, the cleaning operation on the SF 6 RF plasma is performed in the UHV-CVD chamber, which is a subsequent process without adding a separate process, so that the work can be smoothly performed, and the cleaning operation of the UHV-CVD chamber can be simultaneously performed. This results in improved through-put characteristics.
또한 장비의 PM(preventive maintenance)주기를 연장할수 있는 이점 또한 가지게 된다.It also has the advantage of extending the equipment's PM (preventive maintenance) cycle.
이 명세서에서 말하는 전계효과 트랜지스터(FET)는 가장 넓은 의미로 사용하고 있으며 n형 MOSFET와 같은 특정 반도체소자를 한정하는 것이 아니다.The field effect transistor (FET) used in this specification is used in the broadest sense and does not limit a specific semiconductor device such as an n-type MOSFET.
또한 본 발명은 그 정신 및 필수의 특징사항으로부터 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 바람직한 실시예에 있어서는 n형 MOSFET을 일 예로 선택적 에피택셜 성장에 의한 전계효과 트랜지스터 형성방법을 설명하지만, 이는 불순물(dopant)의 종류와 불순물 주입 농도를 변경하면 p형 MOSFET에도 동일하게 적용된다The invention may also be practiced in other ways without departing from its spirit and essential features. For example, in the preferred embodiment, an n-type MOSFET is described as an example of a method of forming a field effect transistor by selective epitaxial growth, but the same applies to a p-type MOSFET by changing the type of dopant and the impurity implantation concentration. Applies
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