KR100399353B1

KR100399353B1 - 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법

Info

Publication number: KR100399353B1
Application number: KR10-2001-0042319A
Authority: KR
Inventors: 조태희; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2001-07-13
Filing date: 2001-07-13
Publication date: 2003-09-26
Also published as: KR20030006519A; JP2003109391A; US6704239B2; US6813214B2; DE10158849B4; US20030021172A1; JP4156876B2; US20040085831A1; TW556217B; DE10158849A1

Abstract

본 발명의 불 휘발성 반도체 메모리 장치에 따르면, 페이지 버퍼들의 감지 노드들 중 홀수(또는 짝수) 감지 노드들의 전압들은 제 1 감지 구간 동안 대응하는 메모리 셀들의 상태들에 따라 변화되는 반면에, 짝수(또는 홀수) 감지 노드들은 제 1 감지 구간 동안 특정 전압으로 고정된다. 그리고, 짝수(또는 홀수) 감지 노드들의 전압들은 제 2 감지 구간 동안 대응하는 메모리 셀들의 상태들에 따라 변화되는 반면에 홀수(또는 짝수) 감지 노드들은 제 2 감지 구간 동안 특정 전압으로 고정된다. 이러한 감지 스킴에 따르면, 오프 셀에 대응하는 감지 노드가 플로팅 상태가 되더라도, 플로팅 상태의 감지 노드의 전압은 온 셀에 대응하는 감지 노드의 전압이 낮아질 때 주저앉지 않는다.

Description

시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치 및 그것의 읽기 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH TIME-DIVISION SENSE FUNCTION AND READ METHOD THEREOF}

본 발명의 불 휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 메모리 셀에 저장되어 있는 데이터를 감지하는 방법 및 그것을 이용한 플래시 메모리 장치에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리(volatile semiconductor memory)와 불 휘발성 반도체 메모리(non-volatile semiconductor memory)로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)와 스태틱 랜덤 액세스 메모리(static random access memory)로 나눌 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 불 휘발성 반도체 메모리 장치는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등으로 나뉘어 진다. 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원 공급 여하에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.

하지만, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM은 다른 NOR 또는 AND형의 플래시 EEPROM에 비해 집적도가 매우 높다.

플래시 EEPROM은 메모리 셀들을 포함하며, 각 메모리 셀은 소오스, 드레인, 부유 게이트(floating gate) 및 제어 게이트(control gate)를 갖는 플로팅 게이트 트랜지스터로 구성된다. 잘 알려진 바와 같이, 낸드형 플래시 EEPROM의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램될 수 있다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 개시되어 있다. 일반적으로, 소거된 메모리 셀(또는 온 셀)은 로직 "1"의 데이터를 저장하고, 그것에 연결되는 워드 라인으로 0V의 읽기 전압(read voltage)이 인가될 때 소거된 메모리 셀을 통해 전류가 흐르게 된다. 프로그램된 메모리 셀(또는 오프 셀)은 로직 "0"의 데이터를 저장하고, 그것에 연결되는 워드 라인으로 0V의 읽기 전압(read voltage)이 인가될 때 프로그램된 메모리 셀을 통해 전류가 흐르지 않는다.

도 1은 종래 기술에 따른 불 휘발성 반도체 메모리 장치를 보여준다. 도 1에서, 다수의 비트 라인들이 메모리 셀 어레이(10)를 통해 배열되어 있다. 도 1에는 단지 4개의 비트 라인들(BL1∼BL4) 및 그와 관련된 페이지 버퍼들이 도시되어 있다. 한 쌍의 비트 라인들은 비트 라인 바이어스 및 선택부(bit line bias andselect part)을 통해 대응하는 감지 노드에 연결되고, 감지 노드에는 프리챠지부(precharge part)와 감지 및 래치부(sense and latch part)이 연결되어 있다. 예를 들면, 비트 라인 바이어스 및 선택부(12_O)는 비트 라인들(BL1, BL2) 중 어느 하나를 선택하고, 비트 라인 바이어스 및 선택부(12_E)는 비트 라인들(BL3, BL4) 중 어느 하나를 선택한다. 각 바이어스 및 선택부는 4개의 NMOS 트랜지스터들(M1∼M4)로 구성되며, 도시된 바와 같이 연결되어 있다. 선택된 비트 라인들(예를 들면, 짝수 비트 라인들, BL2, BL4)은 대응하는 감지 노드들(SO1, SO2)에 각각 연결되고, 선택되지 않은 비트 라인들(예를 들면, 홀수 비트 라인들, BL1, BL3)은 임의의 전압(예를 들면, OV)으로 고정된다. 각 페이지 버퍼의 프리챠지부는 PMOS 트랜지스터(M6)로 구성되고, 감지 및 래치부(14_O/14_E)는 NMOS 트랜지스터들(M5, M7, M8)과 래치를 형성하는 인버터들(INV1, INV2)으로 구성된다.

도 2는 도 1에 도시된 페이지 버퍼의 동작을 설명하기 위한 동작 타이밍도이다. 잘 알려진 바와 같이, 홀수 비트 라인들(BL1, BL3)과 짝수 비트 라인들(BL2, BL4)은 다른 페이지 어드레스에 의해서 선택되고, 읽기 동작은 페이지 단위로 이루어진다. 짝수(또는 홀수) 페이지 어드레스의 비트 라인들이 센싱될 때 홀수(또는 짝수) 페이지 어드레스의 비트 라인들은 차폐(shield)된다. 인접한 비트 라인들을 차폐하는 이유는 비트 라인 피치가 줄어들면서 인접 비트 라인들 간의 기생 커플링 커패시턴스(parasitic coupling capacitance)이 커지기 때문이다. 차폐를 하지 않은 경우, 온 셀에 연결되는 비트 라인이 방전될 때, 플로팅 상태로 남아 있는 오프 셀에 연결되는 비트 라인의 전압이 함께 주저앉아 오프 셀을 온 셀로 인식하는 오류가 발생하게 된다.

짝수 비트 라인들(BL2, BL4)이 짝수 페이지 어드레스에 의해서 선택되고 홀수 비트 라인들(BL1, BL3)은 NMOS 트랜지스터들(M1)을 통해 0V로 차폐된다고 가정하자. 프리챠지 구간에서 프리챠지 제어 신호(nSOSHLD)에 연결되는 PMOS 트랜지스터들(M6)에 의해서 감지 노드들(SO1, SO2)은 Vcc로 충전된다. 이때, 선택되는 비트 라인들(BL2, BL4)은 바이어스 제어 신호(BLBIAS_E)에 의해서 제어되는 NMOS 트랜지스터들(M4)을 통해 일정한 전압(또는 프리챠지 전압:Vpre)으로 프리챠지되고, 선택되지 않은 비트 라인들(BL1, BL3)은 바이어스 제어 신호(BLBIAS_0)에 의해서 제어되는 NMOS 트랜지스터(M3)를 통해 플로팅된다.

선택된 비트 라인들(BL2, BL4)을 일정한 전압으로 프리챠지한 후, 바이어스 제어 신호(BLBIAS_E)의 전압이 프리챠지 전압(Vpre)에서 접지 전압(GND)으로 변화되며, 그 결과 각 바이어스 및 선택부의 NMOS 트랜지스터(M4)는 턴 오프된다. 이때, 비트 라인들(BL2, BL4)은 플로팅 상태가 되는 반면에, 감지 노드들(SO1, SO2)은 여전히 Vcc로 유지된다. 선택된 비트 라인들(BL2, BL4)이 플로팅 상태가 될 때, 선택된 비트 라인들(BL2, BL4)의 전압들은 대응하는 셀 트랜지스터들의 상태에 따라 변하게 된다. 예를 들면, 선택된 비트 라인(BL2)에 온 셀이 연결되고 선택된 비트 라인(BL4)에 오프 셀이 연결되어 있다고 가정하자. 이러한 가정에 따르면, 비트 라인(BL2)의 전압은 온 셀 트랜지스터를 통해 흐르는 셀 전류에 따라서 서서히 낮아지는 반면에, 비트 라인(BL4)의 전압은 대응하는 셀 트랜지스터가 오프 셀이기 때문에 프리챠지 전압(Vpre)을 그대로 유지한다. 이러한 구간은 비트 라인 디벨러프 구간(bit line develop period)이라 불린다. 그러한 비트 라인 디벨러프 구간에서는, 프리챠지 제어 신호(nSOSHLD)가 로우 레벨로 유지되기 때문에 각 PMOS 트랜지스터(M6)는 활성화 상태로 유지된다. 그러므로, 각 감지 노드(S1, S2)는 계속 Vcc로 남아있다.

선택된 비트 라인들의 전압들이 디벨러프된 후, 바이어스 제어 신호(BLBIAS_E)는 프리챠지 레벨(Vpre)보다 낮은 감지 레벨(Vsen)을 갖는다. 이에 따라, 온 셀에 대응하는 비트 라인(예를 들면, BL2)에 연결되는 NMOS 트랜지스터(M4)는 턴 온되고 오프 셀에 대응하는 비트 라인(예를 들면, BL4)에 연결되는 NMOS 트랜지스터(M4)는 턴 오프된다. 바이어스 제어 신호(BLBIAS_E)의 전압이 감지 전압(Vsen)으로 올려지기 전에, 프리챠지 제어 신호(nSOSHLD)는, 도 2에 도시된 바와 같이, 로우 레벨(예를 들면, GND)에서 하이 레벨(예를 들면, Vcc)로 천이하고, 이에 따라 감지 노드들(SO1, SO2)은 플로팅 상태가 된다. 결과적으로, 감지 노드(SO1)의 전압은 NMOS 트랜지스터(M4), 비트 라인(BL2) 그리고 온 셀 트랜지스터로 이루어진 방전 경로를 통해 빠르게 비트 라인 레벨을 향하여 낮아진다. 반면에, 비트 라인(BL4)에 연결되는 NMOS 트랜지스터(M4)는 턴 오프되기 때문에, 감지 노드(SO2)는 Vcc로 유지된다.

NMOS 트랜지스터(M7)의 문턱 전압(threshold voltage)은 프리챠지 전압(Vpre)보다 높다. 그러한 이유로, 감지 노드(SO1)에 연결되는 NMOS 트랜지스터(M7)는 턴 오프되는 반면에, 감지 노드(SO2)에 연결되는 NMOS 트랜지스터(M8)는 턴 온된다. 래치 신호(φLATCH)가 펄스 형태로 활성화될 때, 감지 및 래치부(14_O)의 래치 값(Q1)은 초기값(예를 들면, "0")으로 유지되고, 감지 및 래치부(14_E)의 래치 값(Q2)은 하이 레벨(예를 들면, "1")로 변화된다. 이러한 구간은 감지 구간(sense period)이라 불린다.

종래의 불 휘발성 반도체 메모리 장치의 읽기 동작은 다음과 같은 문제점을 갖는다. 오프 셀에 대응하는 감지 노드(예를 들면, SO2)는 감지 구간 동안 플로팅 상태로 유지되며, 이는 NMOS 트랜지스터(M4)와 PMOS 트랜지스터(M6)가 모두 턴 오프되어 있기 때문이다. 이러한 상태 하에서, 온 셀에 대응하는 인접 감지 노드(SO1)의 전압이 비트 라인 레벨을 향하여 주저앉을 때 플로팅 상태의 감지 노드(SO2)의 전압은 감지 노드들(SO1, SO2) 사이의 기생 커플링 커패시턴스(Cc, 도 1 참조)의 영향을 받는다. 그러한 기생 커플링 커패시턴스(Cc)가 매우 작으면, 플로팅 상태의 감지 노드(SO2)에 대한 기생 커플링 커패시턴스의 영향이 매우 작다. 그러므로 플로팅 상태의 감지 노드(SO2)는, 도 3a에 도시된 바와 같이, Vcc로 유지될 수 있다.

하지만 디자인 룰(design rule)이 감소하면서 기생 커플링 커패시턴스(Cc)의 값이 필연적으로 커짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그러한 설계 환경에서, 플로팅 상태의 감지 노드(SO2)의 전압은, 도 3b에 도시된 바와 같이, 인접한 감지 노드(SO1)의 전압 변화에 따라 주저앉게 된다(coupled down). 임의의 감지 노드는 양쪽으로 인접한 감지 노드들에 의해서 영향을 받기 때문에, 플로팅 상태의 감지 노드의 전압은 더욱 낮아질 것이다. 그렇게 낮아진 감지 노드의 전압이 래치의 값(Q)을 변화시킬 수 있는 트립 전압 이하로 내려가게 되면,읽기 에러가 유발된다. 예를 들면, 도 3b에 도시된 바와 같이, 래치값(Q2)는 예상되는 값 "1" 대신에 오류 데이터 값 "0"이 된다. 그러므로 집적도가 높아지더라도, 플로팅 상태의 감지 노드의 전압이 인접한 감지 노드들에 의해서 영향을 받지 않도록 하는 읽기 스킴이 요구되고 있다.

본 발명의 목적은 인접한 감지 노드들 사이의 용량성 결합으로 인한 읽기 에러를 방지할 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 인접한 감지 노드들 사이의 용량성 결합으로 인한 읽기 에러를 방지할 수 있는 읽기 방법을 제공하는 것이다.

본 발명의 다른 목적은 고밀도에 적합한 감지 구조를 갖는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 페이지 버퍼 회로를 구비하는 불 휘발성 반도체 메모리 장치를 보여주는 회로도;

도 2는 도 1에 도시된 페이지 버퍼의 제어 신호들의 동작 타이밍을 보여주는 도면;

도 3a 및 도 3b는 도 1에 도시된 감지 노드들 및 비트 라인들의 전압 변화를 보여주는 도면들;

도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 보여주는 블럭도;

도 5는 도 4에 도시된 페이지 버퍼 회로의 바람직한 실시예:

도 6은 도 4에 도시된 페이지 버퍼 제어 로직을 보여주는 블럭도;

도 7은 도 6에 도시된 감지 및 래치 스케쥴러를 보여주는 블럭도;

도 8은 도 6에 도시된 바이어스 제어 신호 발생부의 바람직한 실시예;

도 9는 도 6에 도시된 프리챠지 제어 신호 발생부의 바람직한 실시예;

도 10은 도 6에 도시된 래치 제어 신호 발생부의 바람직한 실시예;

도 11은 본 발명에 따른 불 휘발성 반도체 메모리 장치의 읽기 동작을 설명하기 위한 동작 타이밍도;

도 12는 본 발명의 제 2 실시예에 따른 페이지 버퍼 제어 로직을 보여주는 블럭도;

도 13은 도 12에 도시된 감지 및 래치 스케쥴러를 보여주는 블럭도;

도 14는 도 12에 도시된 래치 선택 신호 발생부의 바람직한 실시예; 그리고

도 15는 본 발명의 제 2 실시예에 따른 불 휘발성 반도체 메모리 장치의 읽기 동작을 설명하기 위한 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

10, 100 : 메모리 셀 어레이 120 : 행 디코더 회로

140 : 페이지 버퍼 회로 160 : 페이지 버퍼 제어 로직

162, 162' : 감지 및 래치 스케쥴러

164, 164' : 바이어스 제어 신호 발생기

166, 166' : 프리챠지 제어 신호 발생기

168, 168' : 래치 제어 신호 발생기

170 : 래치 선택 신호 발생기

(구성)

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 복수의 행들 및 복수의 열들의 교차 영역들에 배열되는 메모리 셀들의 어레이 내에 저장된 데이터를 감지하는 방법이 제공된다. 그러한 감지 방법에 의하면, 먼저, 상기 열들로 프리챠지 전류가 공급된다. 그 다음에, 상기 열들의 전압들이 디벨러프되도록 상기 프리챠지 전류가 차단된다. 마지막으로, 감지 구간 동안 상기 열들 중 제 1 열들에 감지 전류를 공급함으로써 제 1 감지 노드들 상의 전압들이 감지된다. 상기 제 1 감지 노드들은 상기 제 1 열들에 대응하는 메모리 셀들의 상태에 따라 상기 제 1열들에 연결되거나 상기 제 1 열들로부터 플로팅되며; 그리고 상기 감지 구간 동안, 상기 열들 중 제 2 열들에 대응하는 제 2 감지 노드들은 소정의 바이어스 전압을 공급받는다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치의 읽기 방법이 제공된다. 상기 반도체 메모리 장치는 행들 및 열들로 배열되는 메모리 셀들의 어레이와; 상기 2개의 열들로 이루어진 열 그룹(또는 비트 라인 그룹, 비트 라인 세그먼트)들에 각각 대응하는 페이지 버퍼들을 구비한 페이지 버퍼 회로를 포함하고, 상기 각 페이지 버퍼는 대응하는 열 및 감지 노드 사이에 연결되는 바이어스 트랜지스터와, 전원 전압 및 상기 감지 노드 사이에 연결되는 전류 공급 트랜지스터와, 상기 감지 노드에 연결되는 래치를 구비한다. 상기 읽기 방법에 따르면, 먼저, 상기 열들로 프리챠지 전류가 공급된다. 그 다음에, 상기 프리챠지 전류를 차단함으로써 상기 열들의 전압들이 디벨러프된다. 제 1 감지 구간 동안, 상기 열들 중 짝수의 열들로 감지 전류가 공급되며, 그 결과 상기 짝수의 열들에 대응하는 제 1 감지 노드들 상의 전압들이 감지된다. 마지막으로, 제 2 감지 구간 동안, 상기 열들 중 홀수의 열들로 상기 감지 전류가 공급되며, 그 결과 상기 홀수의 열들에 대응하는 제 2 감지 노드들 상의 전압들이 감지된다. 상기 제 1 감지 구간 동안, 상기 제 1 감지 노드들은 상기 짝수의 열들에 대응하는 메모리 셀들의 상태에 따라 상기 짝수의 열들에 연결되거나 상기 짝수의 열들로부터 플로팅되고 홀수의 열들에 대응하는 상기 제 2 감지 노드들은 소정의 바이어스 전압을 공급받는다. 상기 제 2 감지 구간 동안, 상기 제 2 감지 노드들은 상기 홀수의 열들에 대응하는 메모리 셀들의 상태에 따라상기 홀수의 열들에 연결되거나 상기 홀수의 열들로부터 플로팅되고 상기 짝수의 열들에 대응하는 상기 제 1 감지 노드들은 상기 소정의 바이어스 전압을 공급받는다.

본 발명의 또 다른 특징에 따르면, 불 휘발성 반도체 메모리 장치는 행들 및 열들로 배열되는 메모리 셀들의 어레이와; 상기 열들에 각각 연결되는 복수의 페이지 버퍼들과; 상기 페이지 버퍼들 각각은 대응하는 열 및 대응하는 감지 노드 사이에 연결되는 열 바이어스 트랜지스터와, 상기 대응하는 감지 노드에 연결되는 래치와, 전원 전압 및 상기 대응하는 감지 노드 사이에 연결되는 전류 공급 트랜지스터를 포함하고; 그리고 읽기 동작 모드 동안 상기 페이지 버퍼들을 제어하는 제어 로직을 포함한다. 홀수의 감지 노드들의 전압들이 감지되는 제 1 감지 구간 동안 짝수의 감지 노드들이 소정의 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 열 바이어스 및 전류 공급 트랜지스터들을 제어한다. 상기 짝수의 감지 노드들의 전압들이 감지되는 제 2 감지 구간 동안 상기 홀수의 감지 노드들이 상기 소정의 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 열 바이어스 및 전류 공급 트랜지스터들을 제어한다. 상기 제 1 감지 구간 동안, 상기 홀수의 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 짝수의 감지 노드들은 상기 소정 전압에 고정된다. 상기 제 2 감지 구간 동안, 상기 짝수의 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 홀수의 감지 노드들은 상기 소정 전압에 고정된다.

본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 복수의 스트링들을 갖는 어레이와; 상기 각 스트링은 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터 사이에 직렬 연결되는 복수의 메모리 셀들을 구비하며; 상기 스트링들 각각에 연결되는 복수의 비트 라인들과; 상기 비트 라인들은 복수의 비트 라인 세그먼트들로 구분되고, 각 비트 라인 세그먼트는 2개의 비트 라인들을 구비하며; 상기 비트 라인 세그먼트들에 각각 대응하는 복수의 페이지 버퍼들과; 상기 각 페이지 버퍼는 각 비트 라인 세그먼트의 비트 라인들 중 어느 하나를 선택하는 비트 라인 선택부와; 상기 비트 라인 바이어스부를 통해 대응하는 비트 라인 세그먼트에 연결되는 감지 노드에 가변 가능한 전류를 공급하는 전류 공급부와; 상기 감지 노드에 따라 결정되는 데이터를 래치하는 래치부와; 그리고 상기 감지 노드 및 상기 래치부 사이에 연결되는 스위치부로 구성되며, 홀수의 비트 라인 세그먼트들의 비트 라인들 중 홀수의 비트 라인들을 통해 선택 페이지의 메모리 셀들로부터 데이터가 읽혀지는 제 1 감지 구간 동안 짝수의 비트 라인 세그먼트들에 대응하는 감지 노드들이 소정의 전압으로 고정되도록 상기 각 페이지 버퍼의 전류 공급부를 제어하는 페이지 버퍼 제어 로직을 포함한다. 상기 짝수의 비트 라인 세그먼트들의 비트 라인들 중 홀수의 비트 라인들을 통해 선택 페이지의 메모리 셀들로부터 데이터가 읽혀지는 제 2 감지 구간 동안 홀수의 비트 라인 세그먼트들에 대응하는 감지 노드들이 소정의 전압으로 고정되도록 상기 페이지 버퍼 제어 로직은 상기 각 페이지 버퍼의 전류 공급부를 제어한다.

(작용)

이러한 장치 및 방법에 의하면, 홀수 페이지 버퍼들이 동작되는 제 1 감지 구간 동안 짝수 페이지 버퍼들의 감지 노드들은 특정 전압으로 고정되고, 짝수 페이지 버퍼들이 동작되는 제 2 감지 구간 동안 홀수 페이지 버퍼들의 감지 노드들은 특정 전압으로 고정된다.

(실시예)

본 발명의 바람직한 실시예가 이후 참조 도면들에 의거하여 상세히 설명될 것이다.

본 발명의 불 휘발성 반도체 메모리 장치에 따르면, 페이지 버퍼들의 감지 노드들 중 홀수(또는 짝수) 감지 노드들의 전압들은 제 1 감지 구간 동안 대응하는 메모리 셀들의 상태들에 따라 변화되는 반면에, 짝수(또는 홀수) 감지 노드들은 제 1 감지 구간 동안 특정 전압으로 고정될 것이다. 그리고, 짝수(또는 홀수) 감지 노드들의 전압들은 제 2 감지 구간 동안 대응하는 메모리 셀들의 상태들에 따라 변화되는 반면에 홀수(또는 짝수) 감지 노드들은 제 2 감지 구간 동안 특정 전압으로 고정될 것이다. 이러한 감지 스킴에 따르면, 오프 셀에 대응하는 감지 노드가 플로팅 상태가 되더라도, 플로팅 상태의 감지 노드의 전압은 온 셀에 대응하는 감지 노드의 전압이 낮아질 때 주저앉지 않는다(coupled down). 이는 플로팅 상태의 감지 노드에 인접한 감지 노드들이 특정 전압으로 고정되기 때문이다. 이는 이후 상세히 설명될 것이다. 본 발명은 불 휘발성 반도체 메모리 장치로서 낸드형 플래시 메모리 장치를 이용하여 설명될 것이다. 하지만 본 발명의 기술적 사상이 낸드형 플래시 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 4는 본 발명에 따른 불 휘발성 반도체 메모리 장치를 보여주는 블럭도이다. 도 4를 참조하면, 불 휘발성 반도체 메모리 장치는 메모리 셀 어레이(memory cell array) (100), 행 디코더 회로(row decoder circuit) (120), 페이지 버퍼 회로(page buffer circuit) (140) 그리고 페이지 버퍼 제어 로직(page buffer control logic) (160)을 포함한다. 메모리 셀 어레이(100)는 복수의 메모리 블럭들로 구성되며, 각 메모리 블럭은 복수의 스트링들(102)로 이루어진다. 각 스트링(102)은 대응하는 비트 라인에 연결되고, 신호 라인(SSL)에 연결되는 제 1 선택 트랜지스터(SST) ("스트링 선택 트랜지스터"라 불림), 신호 라인(GSL)에 연결되는 제 2 선택 트랜지스터(GST) ("접지 선택 트랜지스터"라 불림), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결되고 대응하는 워드 라인들(WL16∼WL1)에 각각 연결되는 메모리 셀들(MC16∼MC1)을 포함한다. 각 메모리 셀은 플로팅 게이트 트랜지스터(floating gate transistor)로 구성되며, F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 스트링 선택 라인(SSL), 워드 라인들(WL16∼WL1) 그리고 접지 선택 라인(GSL)은 행 디코더 회로(120)에 연결되어 있다. 행 디코더 회로(120)는 복수의 메모리 블럭들 중 하나를 선택하고, 각 동작 모드에 따라 선택 메모리 블럭의 신호 라인들(SSL, WL16∼WL1, GSL)의 전압들을 제어한다.

계속해서 도 4를 참조하면, 메모리 블럭들을 통해 배열되는 비트 라인들(BL1∼BLn)은 페이지 버퍼 회로(140)에 전기적으로 연결되어 있다. 페이지 버퍼 회로(140)는 페이지 버퍼 제어 로직(160)로부터 출력되는 제어 신호들에 응답하여 동작한다. 페이지 버퍼 제어 로직(160)의 회로 구성 및 동작은 이후 상세히 설명될 것이다. 비트 라인들(BL1∼BLn)은 복수의 비트 라인 그룹들(또는 비트 라인 세그먼트들)로 구성되며, 각 비트 라인 그룹은 2개의 비트 라인들로 이루어진다. 페이지 버퍼 회로(140)는 비트 라인 그룹들에 각각 대응하는 페이지 버퍼들(PB1∼PBx)을 포함한다. 예를 들면, 제 1 그룹의(또는 홀수 그룹의) 비트 라인들(BL1, BL2)은 제 1 페이지 버퍼(PB1)에 연결되고, 제 2 그룹의(또는 짝수 그룹의) 비트 라인들(BL3, BL4)은 제 2 페이지 버퍼(PB2)에 연결된다. 나머지 그룹들의 비트 라인들(BL5, BL6)∼(BLn-1, BLn)도 앞서 설명된 것과 동일한 방법으로 연결된다.

도 5는 본 발명의 바람직한 실시예에 따른 페이지 버퍼 회로를 보여주는 회로도이다. 도 5에 있어서, 제 1 내지 제 4 그룹들의 비트 라인들(BL1∼BL8)에 대응하는 페이지 버퍼들(PB1∼PB4)만이 도시되어 있다. 하지만 나머지 그룹들의 비트 라인들에 대응하는 페이지 버퍼들도 도 5에 도시된 것과 동일하게 구성됨은 자명하다. 도 5에서, "E" 기호는 짝수 번의 머리글자를 나타내고, "O" 기호는 홀수 번의 머리글자를 나타낸다. 설명의 편의상, 단지 페이지 버퍼들(예를 들면, PB1 및 PB2)의 구성이 설명될 것이다. 홀수 페이지 버퍼들(PB1, PB3)은 동일한 참조 번호들로 표기되고, 짝수 페이지 버퍼들(PB2, PB4)은 동일한 참조 번호들로 표기된다.

페이지 버퍼(PB1)는 비트 라인 바이어스 및 선택부, 프리챠지부 그리고 감지 및 래치부를 포함한다. 페이지 버퍼(PB1)는, 도 5에 도시된 바와 같이, 제 1 그룹의(또는 홀수 그룹의) 비트 라인들(BL1, BL2)에 연결되고, 7개의 NMOS 트랜지스터들(M1_0∼M5_O, M7_O, M8_O), 하나의 PMOS 트랜지스터(M6_O), 그리고 2개의 인버터들(INV1_O, INV2_O)을 포함한다. NMOS 트랜지스터들(M1_O, M2_O)은 비트 라인들(BL1, BL2) 사이에 직렬 연결되고, 대응하는 제어 신호들(BLSHLD_O, BLSHLD_E)에 의해서 각각 제어된다. 트랜지스터들(M1_O, M2_O)의 연결 노드(N1)는 신호 라인(142)에 연결되어 있다. 제어 신호들(BLSHLD_O, BLSHLD_E)은 배타적으로 활성화되며, 신호 라인(142)은 읽기 동작 모드 동안 접지 전압(GND)을 갖는다. NMOS 트랜지스터(M3_O)는 비트 라인(BL1)과 감지 노드(SO1) 사이에 연결되고, 바이어스 제어 신호(BLBIAS_OO)에 의해서 스위치된다. NMOS 트랜지스터(M4_O)는 비트 라인(BL2)과 감지 노드(SO1) 사이에 연결되고, 바이어스 제어 신호(BLBIAS_OE)에 의해서 스위치된다. 페이지 버퍼(PB1)의 비트 라인 바이어스 및 선택부는 NMOS 트랜지스터들(M1_O∼M4_O)로 구성된다. PMOS 트랜지스터(M6_O)는 전원 전압(Vcc)과 감지 노드(SO1) 사이에 연결되고 프리챠지 제어 신호(nSOSHLD_O)에 의해서 제어된다. PMOS 트랜지스터(M6_O)는 프리챠지부를 형성한다. 인버터들(INV1_O, INV2_O)의 입력 및 출력단들은 NMOS 트랜지스터들(M7_O, M8_O)을 통해 접지되고, 그것의 출력 및 입력단들은 NMOS 트랜지스터(M5_O)를 통해 감지 노드(SO1)에 연결된다. NMOS 트랜지스터들(M5_O, M8_O)은 제어 신호들(SLDCH_O, φLATCH_O)에 의해서 각각 제어되고, NMOS 트랜지스터(M7_O)는 감지 노드(SO1)의 전압에 따라 제어된다.

계속해서 도 5를 참조하면, 페이지 버퍼(PB2)는 비트 라인 바이어스 및 선택부, 프리챠지부 그리고 감지 및 래치부를 포함한다. 페이지 버퍼(PB2)는 제 2 그룹의(또는 짝수 그룹의) 비트 라인들(BL3, BL4)에 연결되고, 7개의 NMOS 트랜지스터들(M1_E∼M5_E, M7_E, M8_E), 하나의 PMOS 트랜지스터(M6_E), 그리고 2개의 인버터들(INV1_E, INV2_E)을 포함한다. NMOS 트랜지스터들(M1_E, M2_E)은 비트 라인들(BL3, BL4) 사이에 직렬 연결되고, 대응하는 제어 신호들(BLSHLD_O, BLSHLD_E)에 의해서 각각 제어된다. 트랜지스터들(M1_E, M2_E)의 연결 노드(N2)는 신호 라인(142)에 연결되어 있다. NMOS 트랜지스터(M3_E)는 비트 라인(BL3)과 감지 노드(SO2) 사이에 연결되고, 바이어스 제어 신호(BLBIAS_EO)에 의해서 스위치된다. NMOS 트랜지스터(M4_E)는 비트 라인(BL4)과 감지 노드(SO2) 사이에 연결되고, 바이어스 제어 신호(BLBIAS_EE)에 의해서 스위치된다. 페이지 버퍼(PB2)의 비트 라인 바이어스 및 선택부는 NMOS 트랜지스터들(M1_E∼M4_E)로 구성된다. PMOS 트랜지스터(M6_E)는 전원 전압(Vcc)과 감지 노드(SO2) 사이에 연결되고 프리챠지 제어 신호(nSOSHLD_E)에 의해서 제어된다. PMOS 트랜지스터(M6_E)는 프리챠지부를 형성한다. 인버터들(INV1_E, INV2_E)의 입력 및 출력단들은 NMOS 트랜지스터들(M7_E, M8_E)를 통해 접지되고, 그것의 출력 및 입력단들은 NMOS 트랜지스터(M5_E)를 통해 감지 노드(SO2)에 연결된다. NMOS 트랜지스터들(M5_E, M8_E)은 제어 신호들(SLDCH_E, φLATCH_E)에 의해서 각각 제어되고, NMOS 트랜지스터(M7_E)는 감지 노드(SO2)의 전압에 따라 제어된다.

도 6은 도 4에 도시된 페이지 버퍼 제어 로직을 보여주는 블럭도이고, 도 7은 도 6에 도시된 감지 및 래치 스케쥴러의 바람직한 실시예이다. 도 8은 도 6에 도시된 바이어스 제어 신호 발생부의 바람직한 실시예이고, 도 9는 도 6에 도시된프리챠지 제어 신호 발생부의 바람직한 실시예이다. 도 10은 도 6에 도시된 래치 제어 신호 발생부의 바람직한 실시예이다. 본 발명에 따른 페이지 버퍼 제어 로직의 상세 구성이 도 6 내지 도 10을 참조하여 이후 설명될 것이다.

먼저 도 6을 참조하면, 페이지 버퍼 제어 로직(160)은 감지 및 래치 스케쥴러(sense and latch scheduler)(162)를 포함한다. 도 7에 도시된 바와 같이, 본 발명의 감지 및 래치 스케쥴러(162)는 타이머(162a)와 디코더(162b)를 포함하며, OSC_EN 신호에 응답하여 복수의 펄스 신호들을 발생한다. 제어 신호(OSC_EN)는 읽기 동작이 시작될 때 활성화되는 신호이다. 도 7에 있어서, 각 신호에 표기된 "SLO" 기호는 홀수의 감지 및 래치부(예를 들면, 도 5의 PB1, PB3)를 나타내고, 신호에 표기된 "SLE" 기호는 짝수의 감지 및 래치부(예를 들면, 도 5의 PB2, PB4)를 나타낸다. 타이머(162a)는 OSC_EN 신호에 응답하여 n-비트 신호 (또는 n개의 비트 신호들)를 발생하고, 디코더(162b)는 타이머(162a)의 출력 신호들을 디코딩하여 순차적으로 활성화되는 펄스 신호들을 발생한다. 타이머(162a) 및 디코더(162b)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다. 예를 들면, 타이머(162a)는 n-비트 카운터를 이용하여 구현될 수 있다. 디코더(162b)의 출력단들에 표기되는 기호들(t0∼t15)은 대응하는 출력 신호들의 활성화 순서를 나타낸다.

페이지 버퍼 제어 로직(160)은, 도 6에 도시된 바와 같이, 바이어스 제어 신호 발생기(bias control signal generator)(164)를 더 포함하며, 바이어스 제어 신호 발생기(164)는 감지 및 래치 스케쥴러(162)의 출력 신호들에 응답하여 바이어스제어 신호들(BLBIAS_EE, BLBIAS_EO, BLBIAS_OO, BLBIAS_OE)을 발생한다. 도 8에 도시된 바와 같이, 바이어스 제어 신호 발생기(164)은 4개의 S-R 플립플롭들(S-R flip-flops)(FF1∼FF4), 8개의 앤드 게이트들 (이하, "AND 게이트"로 표기됨)(G1∼G8), 그리고 4개의 신호 발생기들(164a∼164d)을 포함하며, 도시된 바과 같이 연결되어 있다. 신호 발생기(164a)는 NMOS 트랜지스터들(M9, M10, M11)과 노어 게이트(G9) (이하, "NOR 게이트"라 칭함)로 구성되며, 도시된 바와 같이 연결되어 있다. 나머지 신호 발생기들(164b∼164d) 각각은 신호 발생기(164a)와 동일하게 구성될 것이다.

다시 도 6을 참조하면, 페이지 버퍼 제어 로직(160)은 프리챠지 제어 신호 발생기(precharge control signal generator)(166) 및 래치 제어 신호 발생기(latch control signal generator)(168)를 더 포함한다. 프리챠지 제어 신호 발생기(166)는 감지 및 래치 스케쥴러(162)의 제어에 따라 프리챠지 제어 신호들(nSOSHLD_E, nSOSHLD_O)을 발생하며, 도 9에 도시된 바와 같이 2개의 S-R 플립플롭들(FF5, FF6)로 구성된다. 래치 제어 신호 발생기(168)는 감지 및 래치 스케쥴러(162)의 제어에 따라 래치 제어 신호들(φLATCH_E, φLATCH_O)을 발생하며, 도 10에 도시된 바와 같이 2개의 S-R 플립플롭들(FF7, FF8)로 구성된다.

도 11은 본 발명에 따라 읽기 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명에 따른 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 잘 알려진 바와 같이, 낸드형 플래시 메모리 장치는 페이지 읽기 동작 모드를 지원하며, 페이지 읽기 동작 모드에서는 한 페이지의 메모리 셀들에 저장된 데이터 비트들이 페이지 버퍼 회로(140)를 통해 읽혀진다. 도 5에서 알 수 있듯이, 하나의 페이지 버퍼는 2개의 비트 라인들에 의해서 공유된다. 이는 2-페이지에 대응하도록 비트 라인들이 메모리 셀 어레이(100)에 배치됨을 의미한다. 페이지 읽기 동작을 위한 커맨드가 입력되는 경우, 한 페이지 분량의 데이터를 읽기 위해서는, 비트 라인들(BL1∼BLn) 중 홀수번 또는 짝수번 비트 라인들이 페이지 어드레스에 따라 선택될 것이다. 그렇게 선택되는 비트 라인들은 한 페이지에 대응한다. 예를 들면, 읽기 동작이 개시되어 짝수의 비트 라인들이 선택되었다고 가정하자. 앞서의 가정에 따르면, 짝수의 비트 라인들(BL2, BL4, BL6, …, BLn)이 선택되기 때문에, 짝수 페이지 선택 신호(EPS)는 하이 레벨을 갖는 반면에, 홀수 페이지 선택 신호(OPS)는 로우 레벨을 갖는다. 이러한 가정 하에서, 읽기 동작이 설명될 것이다.

읽기 동작이 개시되면, 감지 및 래치 스케쥴러(162)의 타이머(162a)는 OSC_EN 신호에 응답하여 동작하고 디코더(162b)는 타이머(162a)의 출력 신호들을 디코딩한다. 그러한 디코딩 결과에 따라 일련의 읽기 동작이 수행될 것이다. 먼저, 감지 및 래치 스케쥴러(162)가 액티브 하이 펄스 신호(READ_INT)를 출력하면, 페이지 버퍼들(PB1∼PBx)의 래치들의 값들(Q1∼Qx)이 초기화됨과 동시에 비트 라인들(BL1∼BLn)의 전압들이 초기화된다. 그 다음에, t1 시점에서, 감지 및 래치 스케쥴러(162)로부터의 펄스 신호들(SLO_BLPRE_en, SLE_BLPRE_en)이 동시에 활성화되고, 이는 S-R 플립플롭들(FF1, FF2)의 출력들이 로우 레벨에서 하이 레벨로 천이하게 한다. 짝수 페이지 선택 신호(EPS)가 하이 레벨이고 홀수 페이지 선택 신호(OPS)이 로우 레벨이기 때문에, AND 게이트들(G1, G3)의 출력들(BLPRE_EE,BLPRE_OE)은 하이 레벨이 되고, 나머지 AND 게이트들의 출력들(G2, G4∼G8)은 로우 레벨이 된다.

AND 게이트(G1)의 출력 신호(BLPRE_EE)가 하이 레벨이 됨에 따라, 신호 발생기(164c)의 NMOS 트랜지스터(M9)는 턴 온되고 그것의 NMOS 트랜지스터(M11)는 턴 오프된다. 이때, AND 게이트(G5)의 출력 신호(BLSEN_EE)가 로우 레벨이기 때문에, NMOS 트랜지스터(M10)는 턴 오프된다. 결과적으로, 신호 발생기(164c)는 프리챠지 레벨(Vpre)을 갖는 바이어스 제어 신호(BLBIAS_EE)를 출력한다. 마찬가지로, AND 게이트(G3)의 출력 신호(BLPRE_OE)가 하이 레벨이 됨에 따라, 신호 발생기(164a)의 NMOS 트랜지스터(M9)는 턴 온되고 그것의 NMOS 트랜지스터(M11)는 턴 오프된다. 이때, AND 게이트(G7)의 출력 신호(BLSEN_OE)가 로우 레벨이기 때문에, NMOS 트랜지스터(M10)는 턴 오프된다. 결과적으로, 신호 발생기(164a)는, 도 11에 도시된 바와 같이, 프리챠지 레벨(Vpre)을 갖는 바이어스 제어 신호(BLBIAS_OE)를 출력한다.

이때, 나머지 신호 발생기들(162b, 162d) 각각은 로우 레벨의 입력 신호들에 의해서 NMOS 트랜지스터(M11)가 턴 온되기 때문에 접지 전압(GND) 레벨을 갖는 바이어스 제어 신호들(BLBIAS_OO, BLBIAS_EO)을 출력한다. 이때, 바이어스 제어 신호들(BLBIAS_EE, BLBIAS_OE)을 제외한 페이지 버퍼 제어 로직(160)의 나머지 출력 신호들은, 도 11에서 알 수 있듯이, 모두 로우 레벨로 유지된다.

짝수 비트 라인들(BL2, BL4, BL6, 등)이 선택되는 경우, 홀수 비트 라인들(BL1, BL3, BL5, 등)은 접지 전압으로 고정된다. 이는 BLSHLD_O 신호가 하이 레벨을 갖도록 그리고 BLSHLD_E 신호가 로우 레벨을 갖도록 함으로써 이루어진다.즉, BLSHLD_O 신호가 하이 레벨이 되는 경우, 페이지 버퍼들(PB1∼PBx)의 NMOS 트랜지스터들(M1_0, M1_E)이 모두 턴 온되어 홀수 비트 라인들(BL1, BL3, BL5, 등)이 접지 전압(GND)을 갖는 신호 라인(142)에 모두 연결된다. 앞서 설명된 바와 같이, 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE) 각각이 프리챠지 전압(Vpre)을 가짐에 따라, 페이지 버퍼들(PB1∼PBx)의 NMOS 트랜지스터들(M4_0, M4_E)은 모두 턴 온된다. 프리챠지 제어 신호들(nSOSHLD_O, nSOSHLD_E)이 모두 로우 레벨로 유지되는 동안, 모든 페이지 버퍼들(PB1∼PBx)의 감지 노드들(SO1∼SOx)은 대응하는 프리챠지 트랜지스터들(M6_O, M6_E)을 통해 전원 전압(Vcc)까지 충전된다. 이와 동시에, 짝수 비트 라인들은 감지 노드들과의 연결을 위한 NMOS 트랜지스터들(M4_O, M4_E)의 게이트 전압이 전원 전압(Vcc)보다 낮은 프리챠지 전압(Vpre)이기 때문에, 프리챠지 전압(Vpre)까지 충전되고 턴 오프된다.

그 다음 시점(t2)에서, 감지 및 래치 스케쥴러(162)는 액티브 하이 펄스 신호들(SLO_BLPRE_dis, SLE_BLPRE_dis)을 발생하며, S-R 플립플롭들(FF1, FF2)의 출력들은 로우 레벨이 된다. 이는 AND 게이트들(G1, G3)의 출력 신호들(BLPRE_EE, BLPRE_OE)가 로우 레벨이 되게 한다. 신호 발생기(164a)의 NMOS 트랜지스터(M9)는 로우 레벨의 BLPRE_OE 신호에 의해서 턴 오프되는 반면에 NMOS 트랜지스터(M11)는 로우 레벨의 BLPRE_OE 및 BLSEN_OE 신호들에 의해서 턴 온된다. 마찬가지로, 신호 발생기(164c)의 NMOS 트랜지스터(M9)는 로우 레벨의 BLPRE_EE 신호에 의해서 턴 오프되는 반면에 NMOS 트랜지스터(M11)는 로우 레벨의 BLPRE_EE 및 BLSEN_EE 신호들에 의해서 턴 온된다. 그러므로 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE)은 프리챠지 전압(Vpre)의 하이 레벨에서 접지 전압(GND)의 로우 레벨이 된다.

t3 시점에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLO_SOSHIELD_dis)를 출력하고, 프리챠지 제어 신호 발생기(166)를 구성하는 S-R 플립플롭(FF6)의 출력 신호(nSOSHLD_O)는 액티브 하이 펄스 신호(SLO_SOSHIELD_dis)에 따라 로우 레벨에서 하이 레벨이 된다. 이는 홀수 페이지 버퍼들(PB1, PB3, 등)의 PMOS 트랜지스터들(M6_O) 즉, 프리챠지 트랜지스터들이 턴 오프되게 한다. 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE)이 로우 레벨로 유지되는 구간 동안, 짝수 비트 라인들(BL2, BL4, BL6, 등)의 전압들은 대응하는 메모리 셀들의 상태들에 따라 가변될 것이다. 예를 들면, 온 셀에 연결되는 비트 라인의 프리챠지 전압은 서서히 낮아지는 반면에, 오프 셀에 연결되는 비트 라인의 프리챠지 전압은 그대로 유지될 것이다. 여기서, t1에서 t2까지 구간은 "비트 라인 프리챠지 구간"이라 불린다. t2 시점에서 t3 시점까지 구간은 "비트 라인 디벨러프 구간"이라 불린다.

다음 시점(t4)에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLO_BLSEN_en)를 발생하며, 바이어스 제어 신호 발생부(164)의 S-R 플립플롭(FF4)의 출력은 하이 레벨이 된다. 이는 AND 게이트(G7)의 출력 신호(BLSEN_OE)가 하이 레벨이 되게 하며, 그 결과 신호 발생기(164a)의 NMOS 트랜지스터(M10)가 턴 온된다. 이는 바이어스 제어 신호(BLBIAS_OE)가 프리챠지 전압(Vpre)보다 낮은 감지 전압(Vsen)을 갖게 한다. 결과적으로, 바이어스 제어 신호(BLBIAS_OE)에 의해서 제어되고 온 셀의 비트 라인(예를 들면, BL2)에 연결되는 NMOS 트랜지스터(M4_O)에 대응하는 감지 노드(SO1)의 전압은 빠르게 낮아진다. 반면에, 바이어스 제어 신호(BLBIAS_OE)에의해서 제어되고 오프 셀의 비트 라인(예를 들면, BL6)에 연결되는 NMOS 트랜지스터(M4_O)에 대응하는 감지 노드(예를 들면, SO3)의 전압은 그대로 유지된다. 왜냐하면, NMOS 트랜지스터(M4_O)의 게이트 전압은 감지 전압(Vsen)이고, 그것의 소오스는 프리챠지 전압(Vpre)이고, 그것의 드레인은 전원 전압(Vcc)이기 때문에, NMOS 트랜지스터(M4_O)는 셧-오프된다(shut-off).

래치 제어 신호 발생기(168)는 t5 시점에서 감지 및 래치 스케쥴러(162)에서 생성되는 액티브 하이 펄스 신호(SLO_LATCH_en)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 래치 제어 신호(φLATCH_O)를 발생한다. 하이 레벨의 래치 제어 신호에 따라 홀수 페이지 버퍼들(PB1, PB3, PB5, 등)의 NMOS 트랜지스터들(M8_O)이 턴 온된다. 예를 들면, 온 셀에 대응하는 감지 노드(예를 들면, SO1)의 전압이 NMOS 트랜지스터(M7_O)의 문턱 전압 이하로 낮아지기 때문에, NMOS 트랜지스터(M7_O)는 턴 오프된다. 결과적으로, 인버터들(INV1_O, INV2_O)로 구성되는 래치의 초기값(Q1="0")은 그대로 유지된다. 오프 셀에 대응하는 감지 노드(예를 들면, SO3)의 전압이 NMOS 트랜지스터(M7_O)의 문턱 전압보다 높은 전원 전압(Vcc)으로 유지되기 때문에, NMOS 트랜지스터(M7_O)는 턴 온된다. 결과적으로, 인버터들(INV1_O, INV2_O)로 구성되는 래치의 초기값(Q3)이 "0"에서 "1"로 반전된다.

t6 시점에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLO_LATCH_dis)를 발생하며, 이는 래치 제어 신호 발생기(168)의 S-R 플립플롭(FF8)의 출력 신호(φLATCH_O)가 로우 레벨이 되게 한다. 홀수 페이지 버퍼들(PB1, PB3, PB5,등)의 NMOS 트랜지스터들(M8_O)은 동시에 턴 오프된다. 다음의 시점(t7)에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLO_BLSEN_dis)를 발생하며, 이는 바이어스 제어 신호 발생기(164)의 S-R 플립플롭(FF4)의 출력 및 AND 게이트(G7)의 출력(BLSEN_OE)이 하이 레벨에서 로우 레벨로 천이되게 한다. 결과적으로, 신호 발생기(164a)는 하이-로우 천이(high-to-low transition)를 갖는 BLSEN_OE 신호에 따라 접지 전압을 갖는 바이어스 제어 신호(BLBIAS_OE)를 출력한다. 홀수 페이지 버퍼들에 대응하고 바이어스 제어 신호(BLBIAS_OE)에 의해서 제어되는 NMOS 트랜지스터들(M4_O)은 턴 오프된다.

t8 시점에서는 프리챠지 제어 신호(nSOSHLD_O)가 하이 레벨에서 로우 레벨로 천이한다. 좀 더 구체적으로는, 감지 및 래치 스케쥴러(162)가 t8 시점에서 펄스 신호(SLO_SOSHIELD_en)를 발생함에 따라, 프리챠지 제어 신호 발생기(166)의 S-R 플립플롭(FF6)의 출력 신호(nSOSHLD_O)는 로우 레벨이 된다. 이는 홀수 페이지 버퍼들(PB1, PB3, PB5, 등)의 프리챠지 트랜지스터들(M6_O)이 턴 온되게 하며, 감지 노드들(SO1, SO3, SO5, 등)은 전원 전압(Vcc)으로 충전된다. 여기서, t4에서 t8까지의 구간은 "제 1 감지 구간"이라 불린다.

홀수 페이지 버퍼들(PB1, PB3, PB5, 등)이 동작되는 제 1 감지 구간 동안, 도 11에서 알 수 있듯이, 프리챠지 제어 신호(nSOSHLD_E)는 로우 레벨로 유지된다. 로우 레벨의 프리챠지 제어 신호(nSOSHLD_E)에 따라 짝수 페이지 버퍼들(PB2, PB4, PB6, 등) 내의 프리챠지 트랜지스터들(M6_E)이 충분히 턴 온된다. 이는 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 감지 노드들(SO2, SO4, SO6, 등)이 제 1 감지 구간 동안 특정 전압(예를 들면, 전원 전압)으로 유지됨을 의미한다. 다시 말해서, 종래 기술과 달리, 인접한 페이지 버퍼들이 감지 동작을 수행할 때, 플로팅 상태의 감지 노드(오프 셀에 연결되는 비트 라인에 대응함)는 온 셀에 대응하는 감지 노드의 전압 변화에 영향을 받지 않는다. 이는 플로팅 상태의 감지 노드에 인접한 감지 노드들이 특정 전압(예를 들면, 전원 전압)으로 고정되어 있기 때문이다. 예를 들면, 오프 셀에 대응하는 감지 노드(SO3)가 플로팅 상태가 되는 경우, 인접한 감지 노드들(SO2, SO4)이 특정 전압(예를 들면, 전원 전압)으로 고정되어 있기 때문에 플로팅 상태의 감지 노드(SO3)는 온 셀의 감지 노드(SO1)의 전압 변화에 영향을 받지 않는다. 즉, 읽기 에러의 유발이 방지될 수 있다.

t9 시점에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLE_SOSHIELD_dis)를 출력하고, 프리챠지 제어 신호 발생기(166)를 구성하는 S-R 플립플롭(FF5)의 출력 신호(nSOSHLD_E)는 액티브 하이 펄스 신호(SLE_SOSHIELD_dis)에 따라 로우 레벨에서 하이 레벨이 된다. 이는 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 PMOS 트랜지스터들(M6_E) 즉, 프리챠지 트랜지스터들이 턴 오프되게 한다.

다음 시점(t10)에서, 감지 및 래치 스케쥴러(162)는 액티브 하이 펄스 신호(SLE_BLSEN_en)를 발생하며, 바이어스 제어 신호 발생부(164)의 S-R 플립플롭(FF3)의 출력은 하이 레벨이 된다. 이는 AND 게이트(G5)의 출력 신호(BLSEN_EE)가 하이 레벨이 되게 하며, 그 결과 신호 발생기(164c)의 NMOS 트랜지스터(M10)가 턴 온된다. 바이어스 제어 신호(BLBIAS_EE)는 프리챠지 전압(Vpre)보다 낮은 감지 전압(Vsen)을 갖는다. 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되고 온 셀의 비트 라인(예를 들면, BL4)에 연결되는 NMOS 트랜지스터(M4_E)에 대응하는 감지 노드(SO2)의 전압은 빠르게 낮아진다. 반면에, 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되고 오프 셀의 비트 라인(예를 들면, BL8)에 연결되는 NMOS 트랜지스터(M4_E)에 대응하는 감지 노드(예를 들면, SO4)의 전압(Vcc)은 그대로 유지된다.

래치 제어 신호 발생기(168)는 t11 시점에서 감지 및 래치 스케쥴러(162)에서 생성되는 펄스 신호(SLE_LATCH_en)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 래치 제어 신호(φLATCH_E)를 발생한다. 하이 레벨의 래치 제어 신호(φLATCH_E)에 따라 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 NMOS 트랜지스터들(M8_E)이 턴 온된다. 예를 들면, 온 셀에 대응하는 감지 노드(예를 들면, SO2)의 전압이 NMOS 트랜지스터(M7_E)의 문턱 전압 이하로 낮아지기 때문에, NMOS 트랜지스터(M7_E)는 턴 오프된다. 결과적으로, 인버터들(INV1_E, INV2_E)로 구성되는 래치의 초기값(Q2="0")은 그대로 유지된다. 오프 셀에 대응하는 감지 노드(예를 들면, SO4)의 전압이 NMOS 트랜지스터(M7_E)의 트립 전압보다 높은 전원 전압으로 유지되기 때문에, NMOS 트랜지스터(M7_E)는 턴 온된다. 결과적으로, 인버터들(INV1_E, INV2_E)로 구성되는 래치의 초기값(Q4)이 "0"에서 "1"로 반전된다.

t12 시점에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLE_LATCH_dis)를 발생하며, 이는 래치 제어 신호 발생기(168)의 S-R 플립플롭(FF7)의 출력 신호(φLATCH_E)가 로우 레벨이 되게 한다. 짝수 페이지 버퍼들의 NMOS 트랜지스터들(M8_E)은 동시에 턴 오프된다. 다음의 시점(t13)에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLE_BLSEN_dis)를 발생하며, 이는 바이어스 제어 신호 발생기(164)의 S-R 플립플롭(FF3)의 출력 및 AND 게이트(G5)의 출력(BLSEN_EE)이 하이 레벨에서 로우 레벨로 천이되게 한다. 결과적으로, 신호 발생기(164c)는 하이-로우 천이를 갖는 BLSEN_EE 신호에 따라 접지 전압을 갖는 바이어스 제어 신호(BLBIAS_EE)를 출력한다. 짝수 페이지 버퍼들에 대응하고 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되는 NMOS 트랜지스터들(M4_E)은 턴 오프된다.

t14 시점에서는 프리챠지 제어 신호(nSOSHLD_E)가 하이 레벨에서 로우 레벨로 천이한다. 좀 더 구체적으로는, 감지 및 래치 스케쥴러(162)가 t14 시점에서 펄스 신호(SLE_SOSHIELD_en)를 발생함에 따라, 프리챠지 제어 신호 발생기(166)의 S-R 플립플롭(FF5)의 출력 신호(nSOSHLD_E)는 로우 레벨이 된다. 이는 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 프리챠지 트랜지스터들(M6_E)이 턴 온되게 하며, 감지 노드들(SO2, SO4, SO6, 등)은 전원 전압(Vcc)으로 충전된다. 여기서, t9에서 t14까지의 구간은 "제 2 감지 구간"이라 불린다.

짝수 페이지 버퍼들(PB2, PB4, PB6, 등)이 동작되는 제 2 감지 구간 동안, 도 11에서 알 수 있듯이, 프리챠지 제어 신호(nSOSHLD_O)는 로우 레벨로 유지된다. 로우 레벨의 프리챠지 제어 신호(nSOSHLD_O)에 따라 홀수 페이지 버퍼들 내의 프리챠지 트랜지스터들(M6_O)이 충분히 턴 온된다. 이는 홀수 페이지 버퍼들(PB1, PB3, PB5, 등)의 감지 노드들(SO1, SO3, SO5, 등)이 제 2 감지 구간 동안 특정 전압(예를 들면, 전원 전압)로 유지됨을 의미한다. 다시 말해서, 종래 기술과 달리, 인접한 페이지 버퍼들이 감지 동작을 수행할 때, 플로팅 상태의 감지 노드(오프 셀에 연결되는 비트 라인에 대응함)은 온 셀에 대응하는 감지 노드의 전압 변화에 영향을 받지 않는다. 이는 인접한 감지 노드들이 특정 전압(예를 들면, 전원 전압)으로 고정되어 있기 때문이다. 예를 들면, 오프 셀에 대응하는 감지 노드(SO4)가 플로팅 상태가 되는 경우, 인접한 감지 노드들(SO1, SO3)이 특정 전압(예를 들면, 전원 전압)으로 고정되어 있기 때문에 플로팅 상태의 감지 노드(SO4)는 온 셀에 대응하는 감지 노드(SO2)의 전압 변화에 영향을 받지 않는다.

마지막으로, 감지 및 래치 스케쥴러(162)가 t15 시점에서 액티브 하이 펄스 신호(READ_REC)를 발생함에 따라, 이 분야에 잘 알려진 리커버리(recovery)(또는 방전) 동작이 수행될 것이다. 리커버리 동작이 수행됨에 따라 비트 라인들의 전압들 및 워드 라인들의 전압들이 초기화된다.

이 실시예에 있어서, 각 구간에서 감지 노드들(예를 들면, SO1∼SO4)의 전압들은 다음과 같다.

앞서 설명된 바와 같이, 제 1 감지 구간 동안, 짝수 페이지 버퍼들의 감지 노드들(예를 들면, SO2, SO4)은 대응하는 프리챠지 트랜지스터들(M6_E)을 통해 전원 전압(Vcc)으로 고정된다. 제 2 감지 구간 동안, 홀수 페이지 버퍼들의 감지 노드들(예를 들면, SO1, SO3)은 대응하는 프리챠지 트랜지스터들(M6_O)을 통해 전원 전압(Vcc)으로 고정된다. 이에 반해서, 홀수 또는 짝수 감지 노드들이 다른 방법으로 특정 전압으로 고정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 제 1 감지 구간 동안, 짝수 페이지 버퍼들의 감지 노드들(SO2, SO4)은 대응하는 프리챠지 트랜지스터들(M6_E)을 통해 전원 전압으로 고정될 수 있다. 이에 반해서, 제 2 감지 구간 동안, 홀수 페이지 버퍼들의 감지 노드들(SO1, SO3)은 래치에 유지되는 값(Q)에 따라 전원 전압 또는 접지 전압으로 고정될 수 있다. 이는 이후 참조 도면들에 의거하여 상세히 설명될 것이다.

도 12는 본 발명의 제 2 실시예에 따른 페이지 버퍼 제어 로직을 보여주는 블럭도이다. 본 발명의 제 2 실시예에 따른 불 휘발성 반도체 메모리 장치는 제 1 실시예와 동일한 구성 요소들을 포함한다. 예를 들면, 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치는 제 1 실시예와 동일한 구성 요소들을 포함한다. 예를 들면, 본 발명의 제 2 실시예에 따른 메모리 장치는 제 1 실시예와 동일한 메모리 셀 어레이, 행 디코더 회로 그리고 페이지 버퍼 회로를 포함한다. 도 12를 참조하면, 본 발명의 제 2 실시예에 따른 페이지 버퍼 제어 로직(160')은 감지 및 래치 스케쥴러(162'), 바이어스 제어 신호 발생기(164'), 프리챠지 제어 신호 발생기(166'), 래치 제어 신호 발생기(168'), 그리고 래치 선택 신호 발생기(170)를 포함한다. 바이어스 제어 신호 발생기(164'), 프리챠지 제어 신호 발생기(166') 그리고 래치 제어 신호 발생기(168')은 제 1 실시예의 발생기들(164, 166, 168) (도 8, 도 9 및 도 10 참조)과 실질적으로 동일하게 구성되며, 그것의 설명은 그러므로 생략된다.

도 13은 도 12에 도시된 감지 및 래치 스케쥴러를 보여주는 블럭도이다. 본 발명의 감지 및 래치 스케쥴러(162')는 타이머(162a')와 디코더(162b')를 포함하며, OSC_EN 신호에 응답하여 복수의 펄스 신호들을 발생한다. 타이머(162a')는 OSC_EN 신호에 응답하여 n-비트 신호 (또는 n개의 비트 신호들)를 발생하고, 디코더(162b')는 타이머(162a')의 출력 신호들을 디코딩하여 순차적으로 활성화되는 펄스 신호들을 발생한다. 타이머(162a') 및 디코더(162b')는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다. 예를 들면, 타이머(162a')는 n-비트 카운터를 이용하여 구현될 수 있다. 디코더(162b')의 출력단들에 표기되는 기호들(t0∼t15)은 대응하는 출력 신호들의 활성화 순서를 나타낸다. 이는 이후 상세히 설명될 것이다.

도 14는 도 12에 도시된 래치 선택 신호 발생기를 보여주는 회로도이다. 도 14에 도시된 바와 같이, 래치 선택 신호 발생기(170)는 S-R 플립플롭(FF9)으로 구성되고, 감지 및 래치 스케쥴러(162')로부터 출력되는 펄스 신호들(SLO_SLSEL_dis, SLO_SLSEL_en)에 응답하여 래치 선택 신호(SLDCH_O)를 발생한다.

도 15는 본 발명의 제 2 실시예에 따른 읽기 동작을 설명하기 위한 동작 타이밍도이다. 이후 본 발명의 제 2 실시예에 따른 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 읽기 동작이 개시되어 짝수의 비트 라인들이 선택되었다고 가정하자. 앞서의 가정에 따르면, 짝수의 비트 라인들이 선택되기 때문에, 짝수 페이지 선택 신호(EPS)는 하이 레벨을 갖는 반면에, 홀수 페이지 선택 신호(OPS)는 로우 레벨을 갖는다. 이러한 가정 하에서, 읽기 동작이 설명될 것이다.

읽기 동작이 개시되면, 감지 및 래치 스케쥴러(162')의 타이머(162a')는 OSC_EN 신호에 응답하여 동작하고 디코더(162b')는 타이머(162a')의 출력 신호들을 디코딩한다. 그러한 디코딩 결과에 따라 일련의 읽기 동작이 수행될 것이다. 먼저, 감지 및 래치 스케쥴러(162')가 액티브 하이 펄스 신호(READ_INT)를 출력하면, 페이지 버퍼들(PB1∼PBx)의 래치들의 값들(Q1∼Qx)이 초기화됨과 동시에 비트 라인들(BL1∼BLn)의 전압들이 초기화된다. 이때, 워드 라인들에 공급될 전압들이 준비된다. 그 다음에, t1 시점에서, 감지 및 래치 스케쥴러(162')로부터의 펄스 신호들(SLO_BLPRE_en, SLE_BLPRE_en)이 동시에 활성화되고, 이는 바이어스 제어 신호 발생기(164')의 S-R 플립플롭들(FF1, FF2)(도 8 참조)의 출력들이 로우 레벨에서 하이 레벨로 천이하게 한다. 짝수 페이지 선택 신호(EPS)가 하이 레벨이고 홀수 페이지 선택 신호(OPS)가 로우 레벨이기 때문에, AND 게이트들(G1, G3)의 출력들(BLPRE_EE, BLPRE_OE)은 하이 레벨이 되고, 나머지 AND 게이트들의 출력들(G2, G4∼G8)은 로우 레벨이 된다.

AND 게이트(G1)의 출력 신호(BLPRE_EE)가 하이 레벨이 됨에 따라, 신호 발생기(164c)의 NMOS 트랜지스터(M9)는 턴 온되고 그것의 NMOS 트랜지스터(M11)는 턴오프된다. 이때, AND 게이트(G5)의 출력 신호(BLSEN_EE)가 로우 레벨이기 때문에, NMOS 트랜지스터(M10)는 턴 오프된다. 결과적으로, 신호 발생기(164c)는 프리챠지 레벨(Vpre)을 갖는 바이어스 제어 신호(BLBIAS_EE)를 출력한다. 마찬가지로, AND 게이트(G3)의 출력 신호(BLPRE_OE)가 하이 레벨이 됨에 따라, 신호 발생기(164a)의 NMOS 트랜지스터(M9)는 턴 온되고 그것의 NMOS 트랜지스터(M11)는 턴 오프된다. 이때, AND 게이트(G7)의 출력 신호(BLSEN_OE)가 로우 레벨이기 때문에, NMOS 트랜지스터(M10)는 턴 오프된다. 결과적으로, 신호 발생기(164a)는, 도 15에 도시된 바와 같이, 프리챠지 레벨(Vpre)을 갖는 바이어스 제어 신호(BLBIAS_OE)를 출력한다.

이때, 나머지 신호 발생기들(162b, 162d) 각각은 로우 레벨의 입력 신호들에 의해서 NMOS 트랜지스터(M11)가 턴 온되기 때문에 접지 전압 레벨을 갖는 바이어스 제어 신호들(BLBIAS_OO, BLBIAS_EO)을 출력한다. 바이어스 제어 신호들(BLBIAS_EE, BLBIAS_OE)을 제외한 페이지 버퍼 제어 로직(160')의 나머지 출력 신호들은, 도 15에서 알 수 있듯이, 모두 로우 레벨로 유지된다.

앞서 설명된 바와 같이, 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE) 각각이 프리챠지 전압(Vpre)을 가짐에 따라, 페이지 버퍼들(PB1∼PBx)의 NMOS 트랜지스터들(M4_0, M4_E)은 모두 턴 온된다. 프리챠지 제어 신호들(nSOSHLD_O, nSOSHLD_E)이 모두 로우 레벨로 유지되는 동안, 모든 페이지 버퍼들(PB1∼PBx)의 감지 노드들(SO1∼SOx)은 대응하는 프리챠지 트랜지스터들(M6_O, M6_E)을 통해 전원 전압까지 충전된다. 이와 동시에, 짝수 비트 라인들(BL2, BL4, BL6, 등)에 연결되는 NMOS 트랜지스터들(M4_O, M4_E)이 턴 온되어 있기 때문에, 짝수 비트 라인들(BL2,BL4, BL6, 등)은 전원 전압(Vcc)보다 낮은 프리챠지 전압(Vpre)까지 충전된다.

그 다음 시점(t2)에서, 감지 및 래치 스케쥴러(162')은 펄스 신호들(SLO_BLPRE_dis, SLE_BLPRE_dis)을 발생하며, 바이어스 제어 신호 발생기(164')의 S-R 플립플롭들(FF1, FF2)의 출력들은 로우 레벨이 된다. 이는 AND 게이트들(G1, G3)의 출력 신호들(BLPRE_EE, BLPRE_OE)이 로우 레벨이 되게 한다. 신호 발생기(164a)의 NMOS 트랜지스터(M9)는 로우 레벨의 BLPRE_EE 신호에 의해서 턴 오프되는 반면에 NMOS 트랜지스터(M11)는 로우 레벨의 BLPRE_EE 및 BLSEN_EE 신호들에 의해서 턴 온된다. 마찬가지로, 신호 발생기(164c)의 NMOS 트랜지스터(M9)는 로우 레벨의 BLPRE_OE 신호에 의해서 턴 오프되는 반면에 NMOS 트랜지스터(M11)는 로우 레벨의 BLPRE_OE 및 BLSEN_OE 신호들에 의해서 턴 온된다. 그러므로 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE)은 프리챠지 전압(Vpre)의 하이 레벨에서 접지 전압(GND)의 로우 레벨이 된다.

t3 시점에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLO_SOSHIELD_dis)를 출력하고, 도 9에 도시된 프리챠지 제어 신호 발생기(166)의 S-R 플립플롭(FF6)의 출력 신호(nSOSHLD_O)는 액티브 하이 펄스 신호(SLO_SOSHIELD_dis)에 따라 로우 레벨에서 하이 레벨이 된다. 이는 홀수 페이지 버퍼들(PB1, PB3, 등)의 PMOS 트랜지스터들(M6_O) 즉, 프리챠지 트랜지스터들이 턴 오프되게 한다. 바이어스 제어 신호들(BLBIAS_OE, BLBIAS_EE)이 로우 레벨로 유지되는 구간 동안, 짝수 비트 라인들(BL2, BL4, 등)의 전압들은 대응하는 메모리 셀들의 상태들에 따라 가변될 것이다. 예를 들면, 온 셀에 연결되는 비트 라인의 프리챠지 전압은 서서히 낮아지는 반면에, 오프 셀에 연결되는 비트 라인의 프리챠지 전압은 그대로 유지될 것이다. t1 구간은 "비트 라인 프리챠지 구간"이라 불린다. t2에서 t3까지 구간은 "비트 라인 디벨러프 구간"이라 불린다.

다음 시점(t4)에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLO_BLSEN_en)를 발생하며, 바이어스 제어 신호 발생부(164')의 S-R 플립플롭(FF4)의 출력은 하이 레벨이 된다. 이는 AND 게이트(G7)의 출력 신호(BLSEN_OE)가 하이 레벨이 되게 하며, 그 결과 신호 발생기(164a)의 NMOS 트랜지스터(M10)가 턴 온된다. 이는 바이어스 제어 신호(BLBIAS_OE)가 프리챠지 전압(Vpre)보다 낮은 감지 전압(Vsen)을 갖게 한다. 바이어스 제어 신호(BLBIAS_OE)에 의해서 제어되고 온 셀의 비트 라인(예를 들면, BL2)에 연결되는 NMOS 트랜지스터(M4_O)에 대응하는 감지 노드(SO1)의 전압은 빠르게 낮아진다. 반면에, 바이어스 제어 신호(BLBIAS_OE)에 의해서 제어되고 오프 셀의 비트 라인(예를 들면, BL6)에 연결되는 NMOS 트랜지스터(M4_O)에 대응하는 감지 노드(예를 들면, SO3)의 전압은 그대로 유지된다. 왜냐하면, NMOS 트랜지스터(M4_O)의 게이트 전압은 감지 전압(Vsen)이고, 그것의 소오스는 프리챠지 전압(Vpre)이고, 그것의 드레인은 전원 전압(Vcc)이기 때문에, NMOS 트랜지스터(M4_O)는 셧-오프된다.

래치 제어 신호 발생기(168')는 t5 시점에서 감지 및 래치 스케쥴러(162')에서 생성되는 펄스 신호(SLO_LATCH_en)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 래치 제어 신호(φLATCH_O)를 발생한다. 하이 레벨의 래치 제어 신호(φLATCH_O)에 따라 홀수 페이지 버퍼들(PB1, PB3, PB5, 등)의 NMOS 트랜지스터들(M8_O)이 턴 온된다. 예를 들면, 온 셀에 대응하는 감지 노드(예를 들면, SO1)의 전압이 NMOS 트랜지스터(M7_O)의 문턱 전압 이하로 낮아지기 때문에, NMOS 트랜지스터(M7_O)는 턴 오프된다. 결과적으로, 인버터들(INV1_O, INV2_O)로 구성되는 래치의 초기값(Q1="0")은 그대로 유지된다. 오프 셀에 대응하는 감지 노드(예를 들면, SO3)의 전압이 NMOS 트랜지스터(M7_O)의 문턱 전압보다 높은 전원 전압(Vcc)으로 유지되기 때문에, NMOS 트랜지스터(M7_O)는 턴 온된다. 결과적으로, 인버터들(INV1_O, INV2_O)로 구성되는 래치의 초기값(Q3)이 "0"에서 "1"로 반전된다.

t6 시점에서, 감지 및 래치 스케쥴러(162)는 펄스 신호(SLO_LATCH_dis)를 발생하며, 이는 래치 제어 신호 발생기(168)의 S-R 플립플롭(FF8)의 출력 신호(φLATCH_O)가 로우 레벨이 되게 한다. 홀수 페이지 버퍼들(PB1, PB3, 등)의 NMOS 트랜지스터들(M8_O)은 동시에 턴 오프된다. 다음의 시점(t7)에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLO_BLSEN_dis)를 발생하며, 이는 바이어스 제어 신호 발생기(164')의 S-R 플립플롭(FF4)의 출력 및 AND 게이트(G7)의 출력(BLSEN_OE)이 하이 레벨에서 로우 레벨로 천이되게 한다. 결과적으로, 신호 발생기(164a)는 하이-로우 천이를 갖는 BLSEN_OE 신호에 따라 접지 전압(GND)을 갖는 바이어스 제어 신호(BLBIAS_OE)를 출력한다. 홀수 페이지 버퍼들에 대응하고 바이어스 제어 신호(BLBIAS_OE)에 의해서 제어되는 NMOS 트랜지스터들(M4_O)은 턴 오프된다.

제 1 실시예와 달리, 프리챠지 제어 신호(nSOSHLD_O)는 t8 시점에서 하이-로우 천이 없이 계속해서 하이 레벨로 유지된다. 이에 반해서, t8 시점에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLO_SLSEL_en)를 발생한다. 이는 래치 선택 신호 발생기(170)의 S-R 플립플롭(FF9)의 출력 신호 즉, 래치 선택 신호(SLDCH_O)가 로우 레벨에서 하이 레벨로 천이하게 한다. 결과적으로, 홀수 페이지 버퍼들(PB1, PB3, PB5 등)의 NMOS 트랜지스터들(M5_O)이 턴 온되고, 홀수 페이지 버퍼들(PB1, PB3, PB5 등)의 래치들이 대응하는 감지 노드들(SO1, SO3, SO5, 등)에 전기적으로 연결된다. 이때, 감지 노드들(SO1, SO3, SO5, 등)은 제 1 감지 구간에서 래치되는 값들(즉, 홀수 페이지 버퍼들의 래치들에 래치되는 값들)에 따라 전원 전압(Vcc) 또는 접지 전압(GND)으로 고정될 것이다. 예를 들면, 온 셀에 대응하는 감지 노드(SO1)는 접지 전압(GND)으로 고정되는 반면에, 오프 셀에 대응하는 감지 노드(SO3)는 전원 전압(Vcc)으로 고정될 것이다. 여기서, t3 시점에서 t8 시점까지의 구간은 "제 1 감지 구간"이라 불린다.

홀수 페이지 버퍼들(PB1, PB3, PB5, 등)이 동작되는 제 1 감지 구간 동안, 도 15에서 알 수 있듯이, 프리챠지 제어 신호(nSOSHLD_E)는 로우 레벨로 유지된다. 로우 레벨의 프리챠지 제어 신호(nSOSHLD_E)에 따라 짝수 페이지 버퍼들 내의 프리챠지 트랜지스터들(M6_E)이 충분히 턴 온된다. 이는 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 감지 노드들(SO2, SO4, SO6, 등)이 제 1 감지 구간 동안 특정 전압(예를 들면, 전원 전압)으로 유지됨을 의미한다. 다시 말해서, 종래 기술과 달리, 인접한 페이지 버퍼들이 감지 동작을 수행할 때, 플로팅 상태의 감지 노드(오프 셀에 연결되는 비트 라인에 대응함)는 온 셀에 대응하는 감지 노드의 전압 변화에 영향을 받지 않는다. 이는 인접한 감지 노드들이 특정 전압(예를 들면, 전원 전압)으로 고정되어 있기 때문이다.

t9 시점에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLE_SOSHIELD_dis)를 출력하고, 프리챠지 제어 신호 발생기(166')를 구성하는 S-R 플립플롭(FF5)의 출력 신호(nSOSHLD_E)는 액티브 하이 펄스 신호(SLE_SOSHIELD_dis)에 따라 로우 레벨에서 하이 레벨이 된다. 이는 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 PMOS 트랜지스터들(M6_E) 즉, 프리챠지 트랜지스터들이 턴 오프되게 한다.

다음 시점(t10)에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLE_BLSEN_en)를 발생하며, 바이어스 제어 신호 발생부(164')의 S-R 플립플롭(FF3)의 출력은 하이 레벨이 된다. 이는 AND 게이트(G5)의 출력 신호(BLSEN_EE)가 하이 레벨이 되게 하며, 그 결과 신호 발생기(164c)의 NMOS 트랜지스터(M10)가 턴 온된다. 바이어스 제어 신호(BLBIAS_EE)는 프리챠지 전압(Vpre)보다 낮은 감지 전압(Vsen)을 갖는다. 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되고 온 셀의 비트 라인(예를 들면, BL4)에 연결되는 NMOS 트랜지스터(M4_E)에 대응하는 감지 노드(SO2)의 전압은 빠르게 낮아진다. 반면에, 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되고 오프 셀의 비트 라인(예를 들면, BL8)에 연결되는 NMOS 트랜지스터(M4_E)에 대응하는 감지 노드(예를 들면, SO4)의 전압은 그대로 유지된다.

래치 제어 신호 발생기(168')는 t11 시점에서 감지 및 래치 스케쥴러(162')에서 생성되는 액티브 하이 펄스 신호(SLE_LATCH_en)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 래치 제어 신호(φLATCH_E)를 발생한다. 하이 레벨의 래치 제어 신호(φLATCH_E)에 따라 짝수 페이지 버퍼들(PB2, PB4, PB6, 등)의 NMOS 트랜지스터들(M8_E)이 턴 온된다. 예를 들면, 온 셀에 대응하는 감지 노드(예를 들면, SO2)의 전압이 NMOS 트랜지스터(M7_E)의 문턱 전압 이하로 낮아지기 때문에, NMOS 트랜지스터(M7_E)는 턴 오프된다. 결과적으로, 인버터들(INV1_E, INV2_E)로 구성되는 래치의 초기값(Q2="0")은 그대로 유지된다. 오프 셀에 대응하는 감지 노드(예를 들면, SO4)의 전압이 NMOS 트랜지스터(M7_E)의 문턱 전압보다 높은 전원 전압(Vcc)으로 유지되기 때문에, NMOS 트랜지스터(M7_E)는 턴 온된다. 결과적으로, 인버터들(INV1_E, INV2_E)로 구성되는 래치의 초기값(Q4)이 "0"에서 "1"로 반전된다.

t12 시점에서, 감지 및 래치 스케쥴러(162')는 펄스 신호(SLE_LATCH_dis)를 발생하며, 이는 래치 제어 신호 발생기(168')의 S-R 플립플롭(FF7)의 출력 신호(φLATCH_E)가 로우 레벨이 되게 한다. 짝수 페이지 버퍼들(PB2, PB4, 등)의 NMOS 트랜지스터들(M8_E)은 동시에 턴 오프된다. 다음의 시점(t13)에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호(SLE_BLSEN_dis)를 발생하며, 이는 바이어스 제어 신호 발생기(164')의 S-R 플립플롭(FF3)의 출력 및 AND 게이트(G5)의 출력(BLSEN_EE)이 하이 레벨에서 로우 레벨로 천이되게 한다. 결과적으로, 신호 발생기(164c)는 하이-로우 천이를 갖는 BLSEN_EE 신호에 따라 접지 전압을 갖는 바이어스 제어 신호(BLBIAS_EE)를 출력한다. 짝수 페이지 버퍼들에 대응하고 바이어스 제어 신호(BLBIAS_EE)에 의해서 제어되는 NMOS 트랜지스터들(M4_E)은 턴 오프된다.

t14 시점에서, 감지 및 래치 스케쥴러(162')는 액티브 하이 펄스 신호들(SLE_SOSHIELD_en, SLO_SOSHIELD_en, SLO_SLSEL_dis)을 발생한다. 래치 선택 신호 발생기(170)의 출력 신호(SLDCH_O)는 액티브 하이 펄스 신호(SLO_SLSEL_dis)에 의해서 하이 레벨에서 로우 레벨로 천이하며, 감지 노드들(SO1, SO3, 등)이 대응하는 래치들과 전기적으로 분리되도록 NMOS 트랜지스터들(M5_O)이 턴 오프된다. 이와 동시에, 프리챠지 제어 신호 발생기(166')의 S-R 플립플롭(FF5)의 출력 신호(nSOSHLD_E)는 펄스 신호(SLE_SOSHIELD_en)에 따라 로우 레벨이 된다. 마찬가지로, 프리챠지 제어 신호 발생기(166')의 S-R 플립플롭(FF6)의 출력 신호(nSOSHLD_O)는 펄스 신호(SLO_SOSHIELD_en)에 따라 로우 레벨이 된다. 이는 모든 페이지 버퍼들(PB1∼PBx)의 프리챠지 트랜지스터들(M6_E, M6_O)이 턴 온되게 하며, 모든 감지 노드들(SO1∼SOx)은 전원 전압으로 충전된다. 여기서, t9에서 t14까지의 구간은 "제 2 감지 구간"이라 불린다.

짝수 페이지 버퍼들(PB2, PB4, PB6, 등)이 동작되는 제 2 감지 구간 동안, 도 15에서 알 수 있듯이, 래치 선택 신호(SLDCH_O)는 하이 레벨로 유지된다. 하이 레벨의 래치 선택 신호(SLDCH_O)에 따라 홀수 페이지 버퍼들 내의 NMOS 트랜지스터들(M5_O)이 턴 온된다. 이는 홀수 페이지 버퍼들(PB1, PB3, 등)의 감지 노드들(SO1, SO3, 등)이 제 2 감지 구간 동안 특정 전압(예를 들면, 전원 전압 또는 접지 전압)으로 유지됨을 의미한다. 다시 말해서, 종래 기술과 달리, 인접한 페이지 버퍼들이 감지 동작을 수행할 때, 플로팅 상태의 감지 노드(오프 셀에 연결되는 비트 라인에 대응함)는 온 셀에 대응하는 감지 노드의 전압 변화에 영향을 받지 않는다. 이는 인접한 감지 노드들이 특정 전압(예를 들면, 전원 전압 또는 접지 전압)으로 고정되어 있기 때문이다. 예를 들면, 오프 셀에 대응하는 감지 노드(SO4)가 플로팅 상태가 되는 경우, 인접한 감지 노드들(SO3, SO5)이 특정 전압(예를 들면, 전원 전압 또는 접지 전압)으로 고정되어 있기 때문에 플로팅 상태의 감지 노드(SO4)는 온 셀에 대응하는 감지 노드(SO2)의 전압 변화에 영향을 받지 않는다. 즉, 읽기 에러의 유발이 방지될 수 있다.

마지막으로, 감지 및 래치 스케쥴러(162')가 t15 시점에서 액티브 하이 펄스 신호(READ_REC)를 발생함에 따라, 이 분야에 잘 알려진 리커버리(또는 방전) 동작이 수행될 것이다. 리커버리 동작이 수행됨에 따라 비트 라인들의 전압들 및 워드 라인들의 전압들이 초기화된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 홀수 페이지 버퍼들이 동작되는 제 1 감지 구간 동안 짝수 페이지 버퍼들의 감지 노드들을 특정 전압으로 고정시키고, 짝수 페이지 버퍼들이 동작되는 제 2 감지 구간 동안 홀수 페이지 버퍼들의 감지 노드들을 특정 전압으로 고정시킴으로써 오프 셀에 대응하는 감지 노드의 전압이 온 셀에 대응하는 감지 노드의 전압 변화에 의해서 변화되는 것을 방지할 수 있다.

Claims

복수의 행들 및 복수의 열들의 교차 영역들에 배열되는 메모리 셀들의 어레이 내에 저장된 데이터를 감지하는 방법에 있어서:

상기 열들에 프리챠지 전압을 공급하는 단계와;

상기 프리챠지 전압을 차단하여 상기 열들의 전압들이 디벨러프되게 하는 단계와; 그리고

제 1 감지 구간 동안 상기 열들 중 제 1 열들에 감지 전류를 공급하여 제 1 감지 노드들 상의 전압을 감지하는 단계를 포함하고,

상기 제 1 감지 구간 동안, 상기 열들 중 제 2 열들에 대응하는 제 2 감지 노드들은 바이어스 전압을 공급받는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 제 1 감지 노드들과 상기 제 2 감지 노드들은 교대로 배열되는 것을 특징으로 하는 방법.
제 2 항에 있어서,

제 2 감지 구간 동안 상기 제 2 열들로 상기 감지 전류를 공급하여 상기 제 2 감지 노드들 상의 전압을 감지하는 단계를 더 포함하며,

상기 제 2 감지 구간 동안, 상기 제 1 감지 노드들은 상기 바이어스 전압을공급받는 것을 특징으로 하는 방법.
제 3 항에 있어서,

상기 제 2 감지 구간 동안, 상기 제 2 감지 노드들은 상기 제 2 열들에 대응하는 메모리 셀들의 상태에 따라 상기 제 2 열들에 연결되거나 상기 제 2 열들로부터 플로팅되는 것을 특징으로 하는 방법.
제 4 항에 있어서,

상기 바이어스 전압은 전원 전압 및 접지 전압 중 어느 하나인 것을 특징으로 하는 방법.
복수의 행들 및 복수의 열들로 구성되는 메모리 셀들의 어레이와; 상기 열들에 각각 연결되는 페이지 버퍼들을 구비한 페이지 버퍼 회로들을 포함하고, 상기 각 페이지 버퍼는 대응하는 열과 감지 노드 사이에 연결되는 바이어스 트랜지스터와, 전원 전압 및 상기 감지 노드 사이에 연결되는 프리챠지 트랜지스터와, 상기 감지 노드에 연결되는 래치를 구비하는 반도체 메모리 장치의 읽기 방법에 있어서:

상기 열들에 프리챠지 전압을 공급하는 단계와;

상기 프리챠지 전류를 차단하여 상기 열들의 전압들이 디벨러프되게 하는 단계와;

제 1 감지 구간 동안, 상기 열들 중 제 1 열들에 감지 전압을 공급하여 상기제 1 열들에 대응하는 제 1 감지 노드들 상의 전압을 감지하는 단계와; 그리고

상기 제 1 감지 구간 동안, 상기 제 1 감지 노드들은 상기 제 1 열들에 대응하는 메모리 셀들의 상태에 따라 상기 제 1 열들에 연결되거나 사익 제 1 열들로부터 플로팅되고 제 2 열들에 대응하는 상기 제 2 감지 노드들은 바이어스 전압을 공급받는 것을 특징으로 하는 방법.
제 6 항에 있어서,

상기 제 1 감지 노드들 및 상기 제 2 감지 노드들은 번갈아 배열되는 것을 특징으로 하는 방법.
제 7 항에 있어서,

제 2 감지 구간 동안, 상기 열들 중 홀수의 열들로 상기 감지 전류를 공급하여 상기 홀수의 열들에 대응하는 제 2 감지 노드들 상의 전압들을 감지하는 단계를 더 포함하고, 상기 제 2 감지 구간 동안, 상기 제 2 감지 노드들은 상기 제 2 열들에 대응하는 메모리 셀들의 상태에 따라 상기 제 2 열들에 연결되거나 상기 제 2 열들로부터 플로팅되고 상기 제 1 열들에 대응하는 상기 제 1 감지 노드들은 상기 바이어스 전압을 공급받는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 열들은 2개의 비트 라인으로 구성되는 것을 특징으로 하는 방법.
제 9 항에 있어서,

상기 각 열의 비트 라인들 중 제 1 비트 라인은 상기 제 1 및 제 2 감지 구간 동안 선택되고, 상기 각 열의 비트 라인들 중 제 2 비트 라인은 상기 제 1 및 제 2 감지 구간 동안 선택되지 않는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 열들의 제 1 비트 라인들 중 짝수의 비트 라인들은 상기 제 1 감지 구간 동안 선택되고, 상기 열들의 제 1 비트 라인들 중 홀수의 비트 라인들은 상기 제 2 감지 구간 동안 선택되는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 바이어스 전압은 전원 전압 및 접지 전압 중 어느 하나인 것을 특징으로 하는 방법.
복수의 행들 및 복수의 열들로 배열되는 메모리 셀들의 어레이와;

상기 열들에 각각 연결되는 복수의 페이지 버퍼들과;

상기 페이지 버퍼들 각각은 대응하는 열 및 대응하는 감지 노드 사이에 연결되는 바이어스 트랜지스터와, 상기 대응하는 감지 노드에 연결되는 래치와, 전원 전압 및 상기 대응하는 감지 노드 사이에 연결되는 프리챠지 트랜지스터를 포함하고; 그리고

읽기 동작 모드 동안 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고,

제 1 감지 노드들의 전압이 감지되는 제 1 감지 구간 동안 제 2 감지 노드들이 바이어스 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 바이어스 트랜지스터 및 프리챠지 트랜지스터를 제어하는 불 휘발성 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 2 감지 노드들의 전압들이 감지되는 제 2 감지 구간 동안 상기 제 1 감지 노드들이 상기 바이어스 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 바이어스 트랜지스터 및 프리챠지 트랜지스터를 제어하는 불 휘발성 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 1 감지 구간 동안, 상기 제 1 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 제 2 감지 노드들은 상기 바이어스 전압에 고정되는 불 휘발성 반도체 메모리 장치.
제 15 항에 있어서,

상기 제 2 감지 구간 동안, 상기 제 2 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 제 1 감지 노드들은 상기 바이어스 전압에 고정되는 불 휘발성 반도체 메모리 장치.
제 16 항에 있어서,

상기 각 열은 2개의 비트 라인들로 구성되는 불 휘발성 반도체 메모리 장치.
제 17 항에 있어서,

상기 각 열의 비트 라인들 중 제 1 비트 라인은 상기 제 1 및 제 2 감지 구간 동안 선택되고, 상기 각 열의 비트 라인들 중 제 2 비트 라인은 상기 제 1 및 제 2 감지 구간 동안 선택되지 않는 불 휘발성 반도체 메모리 장치.
제 18 항에 있어서,

상기 열들의 제 1 비트 라인들 중 짝수의 비트 라인들은 상기 제 1 감지 구간 동안 선택되고, 상기 열들의 제 1 비트 라인들 중 홀수의 비트 라인들은 상기 제 2 감지 구간 동안 선택되는 불 휘발성 반도체 메모리 장치.
제 19 항에 있어서,

상기 바이어스 전압은 상기 전원 전압 및 접지 전압 중 어느 하나인 불 휘발성 반도체 메모리 장치.
복수의 스트링들을 갖는 어레이와;

상기 각 스트링은 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터 사이에 직렬 연결되는 복수의 메모리 셀들을 구비하며;

상기 스트링들 각각에 연결되는 복수의 비트 라인들과;

상기 비트 라인들은 복수의 비트 라인 세그먼트들로 구분되고, 각 비트 라인 세그먼트는 2개의 비트 라인들을 구비하며;

상기 비트 라인 세그먼트들에 각각 대응하는 복수의 페이지 버퍼들과;

상기 각 페이지 버퍼는

각 비트 라인 세그먼트의 비트 라인들 중 어느 하나를 선택하는 비트 라인 선택부와;

비트 라인 바이어스부를 통해 대응하는 비트 라인 세그먼트에 연결되는 감지 노드로 전류를 공급하는 프리챠지부와;

상기 감지 노드에 따라 결정되는 데이터를 래치하는 래치부와; 그리고

상기 감지 노드 및 상기 래치부 사이에 연결되는 스위치부로 구성되며,

제 1 비트 라인 세그먼트들의 비트 라인들 중 제 1 비트 라인을 통해 선택 페이지의 메모리 셀로부터 데이터가 읽혀지는 제 1 감지 구간 동안 제 2 비트 라인 세그먼트들에 대응하는 감지 노드들이 바이어스 전압으로 고정되도록 상기 각 페이지 버퍼의 프리챠지부를 제어하는 페이지 버퍼 제어 로직을 포함하는 플래시 메모리 장치.
제 21 항에 있어서,

상기 제 2 비트 라인 세그먼트들의 비트 라인들 중 제 1 비트 라인을 통해 선택 페이지의 메모리 셀로부터 데이터가 읽혀지는 제 2 감지 구간 동안 제 1 비트 라인 세그먼트들에 대응하는 감지 노드들이 바이어스 전압으로 고정되도록 상기 페이지 버퍼 제어 로직은 상기 각 페이지 버퍼의 프리챠지부를 제어하는 플래시 메모리 장치.
제 22 항에 있어서,

상기 바이어스 전압은 전원 전압 및 접지 전압 중 어느 하나인 플래시 메모리 장치.
복수의 행들 및 복수의 열들로 배열되는 메모리 셀들의 어레이와;

상기 열들에 각각 연결되는 복수의 페이지 버퍼들과;

상기 페이지 버퍼들 각각은 대응하는 열 및 대응하는 감지 노드 사이에 연결되는 바이어스 트랜지스터와, 상기 대응하는 감지 노드에 연결되는 래치와, 전원 전압 및 상기 대응하는 감지 노드 사이에 연결되는 프리챠지 트랜지스터와, 상기 래치와 상기 대응하는 감지 노드 사이에 연결되는 스위치 트랜지스터를 포함하고; 그리고

읽기 동작 모드 동안 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고,

제 1 감지 노드들의 전압이 감지되는 제 1 감지 구간 동안 제 2 감지 노드들이 바이어스 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 바이어스 트랜지스터, 프리챠지 트랜지스터, 그리고 스위치 트랜지스터를 제어하는 불 휘발성 반도체 메모리 장치.
제 24 항에 있어서,

상기 제 2 감지 노드들의 전압들이 감지되는 제 2 감지 구간 동안 상기 제 1 감지 노드들이 상기 바이어스 전압에 고정되도록 상기 제어 로직은 상기 페이지 버퍼들의 상기 바이어스 트랜지스터, 상기 프리챠지 트랜지스터, 그리고 상기 스위치 트랜지스터를 제어하는 불 휘발성 반도체 메모리 장치.
제 24 항에 있어서,

상기 제 1 감지 구간 동안, 상기 제 1 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 제 2 감지 노드들은 상기 바이어스 전압에 고정되는 불 휘발성 반도체 메모리 장치.
제 25 항에 있어서,

상기 제 2 감지 구간 동안, 상기 제 2 감지 노드들은 대응하는 열들에 연결되는 메모리 셀들의 상태들에 따라 상기 대응하는 열들에 연결되거나 그것으로부터 플로팅되고, 상기 제 1 감지 노드들은 상기 바이어스 전압에 고정되는 불 휘발성 반도체 메모리 장치.
제 27 항에 있어서,

상기 바이어스 전압은 상기 전원 전압 및 접지 전압 중 어느 하나인 불 휘발성 반도체 메모리 장치.
복수의 스트링들을 갖는 어레이와;

상기 각 스트링은 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터 사이에 직렬 연결되는 복수의 메모리 셀들을 구비하며;

상기 스트링들 각각에 연결되는 복수의 비트 라인들과;

상기 비트 라인들은 복수의 비트 라인 세그먼트들로 구분되고, 각 비트 라인 세그먼트는 2개의 비트 라인들을 구비하며;

상기 비트 라인 세그먼트들에 각각 대응하는 복수의 페이지 버퍼들과;

상기 각 페이지 버퍼는

각 비트 라인 세그먼트의 비트 라인들 중 어느 하나를 선택하는 비트 라인 선택부와;

비트 라인 바이어스부를 통해 대응하는 비트 라인 세그먼트에 연결되는 감지 노드로 전류를 공급하는 프리챠지부와;

상기 감지 노드에 따라 결정되는 데이터를 래치하는 래치부와; 그리고

상기 감지 노드 및 상기 래치부 사이에 연결되는 스위치부로 구성되며,

제 1 비트 라인 세그먼트들의 비트 라인들 중 제 1 비트 라인을 통해 선택 페이지의 메모리 셀로부터 데이터가 읽혀지는 제 1 감지 구간 동안 제 2 비트 라인 세그먼트들에 대응하는 감지 노드들이 바이어스 전압으로 고정되도록 상기 각 페이지 버퍼의 프리챠지부 및 스위치부를 제어하는 페이지 버퍼 제어 로직을 포함하는 플래시 메모리 장치.
제 29 항에 있어서,

상기 제 2 비트 라인 세그먼트들의 비트 라인들 중 제 1 비트 라인을 통해 선택 페이지의 메모리 셀로부터 데이터가 읽혀지는 제 2 감지 구간 동안 제 1 비트 라인 세그먼트들에 대응하는 감지 노드들이 바이어스 전압으로 고정되도록 상기 페이지 버퍼 제어 로직은 상기 각 페이지 버퍼의 프리챠지부 및 스위치부를 제어하는 플래시 메모리 장치.
제 30 항에 있어서,

상기 바이어스 전압은 전원 전압 및 접지 전압 중 어느 하나인 플래시 메모리 장치.