KR100373339B1 - Word line control circuit of sram - Google Patents
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Abstract
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 SRAM(Static RAM)에 관한 것이며, 더 자세히는 에스램의 워드라인 제어 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memories, and more particularly to static RAM (SRAM), and more particularly to word line control circuits of SRAM.
일반적으로 SRAM 셀(cell)은 DRAM(Dynamic RAM) 셀과는 달리 한번 데이터가기록되면 이 정보를 계속 유지하는 특성이 있다. 따라서, SRAM 쓰기 동작시 주소가 바뀌면 일정 시간 후에 그 주소의 워드라인이 인에이블 되고, '온'상태를 계속 유지하다가 쓰기 동작이 끝나는 동시에 디스에이블 되도록 구성되어 있다.In general, unlike DRAM (Dynamic RAM) cells, SRAM cells have a characteristic of maintaining this information once data is written. Therefore, when the address is changed during the SRAM write operation, the word line of the address is enabled after a predetermined time, and is maintained in the 'on' state, and is disabled at the same time as the write operation is completed.
그러나, 이러한 인에이블 유지 시간은 실제 셀에 쓰기가 이루어지는 시점에 의해 조정되는 것이 아니고 쓰기 동작이 끝날 때까지 워드라인은 디스에이블 되지 않는다.However, the enable holding time is not adjusted by the time point at which writing is actually performed, and the word line is not disabled until the writing operation is completed.
따라서, 쓰기 동작시 셀에 실제 쓰기가 되더라도 계속 워드라인이 '온'되어 정전류(Static Current)를 유발하고, 이에 따라 불필요한 전력소모를 유발하는 문제점이 있었다.Therefore, even when the writing operation actually writes to the cell, the word line continues to be 'on', causing a constant current, thereby causing unnecessary power consumption.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 쓰기 동작시 워드라인의 제어에 의해 전력소모를 줄일 수 있는 에스램의 워드라인 제어 회로를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an SRAM word line control circuit which can reduce power consumption by controlling a word line during a write operation.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 정데이터 비트라인의 전압변화를 검출하기 위한 제1 전압 검출수단; 부데이터 비트라인의 전압변화를 검출하기 위한 제2 전압 검출수단; 및 상기 제1 및 제2 전압 검출수단의 출력을 입력받아 워드라인 제어 신호를 생성하기 위한 논리연산수단을 구비하는 에스램의 워드라인 제어 회로가 제공된다.According to an aspect of the present invention for achieving the above object, the first voltage detection means for detecting a voltage change of the positive data bit line; Second voltage detecting means for detecting a voltage change of the sub data bit line; And logic operation means for receiving outputs of the first and second voltage detection means to generate a word line control signal.
SRAM에서는 쓰기 동작 전에 정데이터 비트라인(Data Bit line, DB)과 부데이터 비트라인()이 전원전압(Vcc)으로 프리차지(precharge)되어 모두 '하이'를 유지하다가, '1'을 기록할 때는라인이 일정전압 이하로 떨어지고 이 전압이라인을 거쳐 셀에 '1'을 기록하며, '0'을 기록할 때는 반대로 DB 라인이 일정전압 이하로 떨어지고 DB 라인을 거쳐 셀에 '0'을 기록하게 되어 있다. 본 발명에서는 SRAM 셀의 쓰기 동작시 DB 라인과의 전압을 각각 감지하여 이중 하나의 라인이 일정 전압 이하로 떨어지면 검출신호를 발생시켜 워드라인을 디스에이블 시키도록 하였다.In SRAM, the data bit line (DB) and the sub data bit line (DB) ) Is precharged to the power supply voltage (Vcc) and keeps all 'high' while recording '1'. The line drops below a certain voltage and this voltage '1' is recorded in the cell via the line, and when '0' is written, the DB line falls below a certain voltage and '0' is written in the cell via the DB line. In the present invention, the write operation of the SRAM cell and the DB line When each of the voltages are sensed and one of the lines falls below a certain voltage, a detection signal is generated to disable the word lines.
이하, 첨부 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제 1 도는 DB,라인의 전압변화에 대한 설명도로서, DB,라인의 전압이 일정전압(Va) 이하가 되면 데이터가 셀에 쓰여진다.First degree DB, An explanatory diagram of the voltage change of the line, DB, When the voltage of the line becomes below the predetermined voltage Va, data is written to the cell.
제 2A 도 내지 제 2B 도는 본 발명에 따른 워드라인 제어 회로도, 제 3A 도는 제 2A 도의 DB,라인 전압변화와 신호 타이밍도, 제 3B 도는 제 2B 도의 DB,라인 전압변화와 신호 타이밍도, 제 4 도는 분리된 워드라인 기법을 이용하는 SRAM 설계 설명도, 제 5 도는 본 발명이 적용되는 로컬 X디코더의 회로도로서, 21,22는 전압 검출부, 23은 부정 논리합 게이트, 24는 지연부, MP1~MP3는 PMOS 트랜지스터를 각각 나타낸다.2A-2B is a wordline control circuit diagram according to the present invention, 3A or DB of FIG. 2A, Line voltage variation and signal timing diagram, DB of FIG. 3B or FIG. Fig. 4 is a schematic diagram of an SRAM design using a separate word line technique. Fig. 5 is a circuit diagram of a local X decoder to which the present invention is applied. And 24 denote delay units, and MP1 to MP3 denote PMOS transistors, respectively.
제 2A 도에 도시된 바와 같이 전압 검출부(21)는 DB 라인의 전압변화를 검출하고, 전압 검출부(22)는라인의 전압변화를 검출하며, 부정 논리합 게이트(23)는 상기 두 전압 검출부(21,22)의 출력을 입력받아 워드라인을 제어하기 위한 일정전압 검출신호를 출력한다. 즉, 제 3A 도와 같이 DB,라인이 전압변화를 검출하며, 부정 논리합 게이트(23)는 상기 두 전압 검출부(21,22)의 출력을 입력받아 워드라인을 제어하기 위한 일정전압 검출신호를 출력한다. 즉, 제 3A 도와 같이 DB,라인이 미리 충전되어 있는 상태(쓰기동작 되기 전 상태)에서 '하이'를 출력하고, DB,라이나중 하나가 일정전압 이하로 떨어지면(셀에 실제 쓰기 되는 상태) '로우'를 출력한다.As shown in FIG. 2A, the voltage detector 21 detects a change in voltage of the DB line, and the voltage detector 22 The voltage change of the line is detected, and the negative OR gate 23 receives the outputs of the two voltage detectors 21 and 22 and outputs a constant voltage detection signal for controlling the word line. I.e. DB as 3A help, The line detects a voltage change, and the negative logic sum gate 23 receives the outputs of the two voltage detectors 21 and 22 and outputs a constant voltage detection signal for controlling the word line. I.e. DB as 3A help, Output high when the line is pre-charged (before the write operation), DB, When one of the lines falls below a certain voltage (which is actually written to the cell), it outputs 'low'.
상기 전압 검출부(21,22)는 DB 또는라인에 연결되는 입력단으로부터 입력전압(INPUT)을 게이트로 입력받고 전원전압(Vcc)을 소스로 입력받는 PMOS 트랜지스터(MP1), 상기 입력전압(INPUT)을 게이트로 입력받고 소스가 상기 PMOS 트랜지스터(MP1)의 드레이나에 연결되며 드레인이 출력단에 연결되는 PMOS 트랜지스터(MP2) 및 상기 출력단에 게이트가 연결되고 소스가 상기 PMOS 트랜지스터(MP1)의 드레인에 연결되며 드레인이 접지되는 PMOS 트랜지스터(MP3)를 구비하는 풀업부와, 상기 입력전압(INPUT)을 게이트로 입력받고 소스가 접지되며 드레인이 출력단에 연결되는 NMOS 트랜지스터(MN1)로 이루어지는 풀다운부로 나누어진다.The voltage detectors 21 and 22 are DB or A PMOS transistor (MP1) receiving an input voltage (INPUT) as a gate and a power supply voltage (Vcc) as a source from an input terminal connected to a line, the input voltage (INPUT) as a gate, and a source is the PMOS transistor (MP1). A PMOS transistor (MP2) connected to a drain of the PMOS transistor (MP2) having a drain connected to an output terminal, a gate connected to the output terminal, a source connected to a drain of the PMOS transistor (MP1), and a drain connected to the drain. And a pull-down part comprising an NMOS transistor (MN1) whose input voltage (INPUT) is input to the gate, the source is grounded, and the drain is connected to the output terminal.
상기와 같이 구성되는 본 발명의 동작을 살펴보면 다음과 같다.Looking at the operation of the present invention configured as described above are as follows.
상기 PMOS 트랜지스터(MP1)와 PMOS 트랜지스터(MP2) 사이의 접점을 노드 A라 할때, 입력단으로 전원전압(Vcc)이 입력되면 출력단의 출력전압이 '0'이 되고 PMOS 트랜지스터(MP3)는 '온'되어 노드 A가 PMOS의 문턱전압(Vtp)의 전위(Potential)를 갖는다.When the contact point between the PMOS transistor MP1 and the PMOS transistor MP2 is node A, when the power supply voltage Vcc is input to the input terminal, the output voltage of the output terminal becomes '0' and the PMOS transistor MP3 is turned on. The node A has a potential of the threshold voltage V tp of the PMOS.
그리고, 입력단의 입력전압(INPUT)이 감소하여 PMOS의 문턱전압(Vtp)이 되면트랜지스터(MP1)는 '온'되지만 트랜시터(MP2)는 노드 A가 PMOS의 문턱전압(Vtp)의 전위(Potential)를 갖기 때문에 아직 '오프'상태가 된다.Then, the input voltage (INPUT) of the input stage is decreased when the threshold voltage (V tp) of the PMOS transistor (MP1) is "on", but the transfection sitter (MP2) is node A and the potential of the threshold voltage (V tp) of the PMOS It is still 'off' because it has a potential.
그러나, 입력전압(INPUT)이 계속 감소하면 출력전압이 증가하고 트랜지스터(MP1)가 '오프'되어 노드 A의 전위가 증가한다. 노드 A의 전위가 증가하면 순간적으로 트랜지스터(MP2)가 '온'되면서 풀업(PULL-UP)이 빠른 속도로 이루어져 급격한 에지(Edge)를 갖는 펄스를 만들 수 있으며, 풀다운(PULL-DOWN) 동작은 일반 CMOS 인버터와 거의 유사하다.However, if the input voltage INPUT continues to decrease, the output voltage increases and the transistor MP1 is 'off' to increase the potential of the node A. As the potential of the node A increases, the transistor MP2 is 'on' momentarily and the pull-up occurs at a high speed to generate a pulse having a sharp edge, and the pull-down operation is performed. It's almost like a normal CMOS inverter.
따라서, 두 트랜지스터(MP2,MP3) 채널의 길이(L)와 넓이(W)를 조절하여 원하는 일정전압 이상에서는 '로우'를 유지하다가 상기 일정전압 이하가 되면 '하이'가 되도록 한다.Therefore, the length L and the width W of the two transistors MP2 and MP3 channels are adjusted to maintain a 'low' at a predetermined constant voltage or higher, and to be 'high' when the predetermined voltage is lower than the predetermined voltage.
그리고 상기 제 2A도의 회로를 가장 나쁜 경우의 DB,라인(데이타 입력버퍼에서 가장 멀리 떨어져 있는 DB,라인)에 부착하여 그 출력신호인 일정전압 검출신호를 읽기 동작시 센서가 센싱을 끝내면 워드라인을 디스에이블 시켜주는 로직에 인가하면 워드라인이 디스에이블 된다.And the DB of the worst case circuit of FIG. Line (the DB farthest from the data input buffer, Line) and the output signal is applied to logic that disables the word line when the sensor finishes sensing during read operation.
또한, 제 3B 도와 같이 DB,라인이 일정전압 이하로 떨어지고 얼마간의 시간 후인 Vb에서 셀에 쓰기 된다면 제 2B 도와 같이 상기 제 2A 도의 출력에 얼마간의 지연을 유발하는 지연부를 부착하여 일정전압 검출신호를 지연시킬 수 있다.Also, DB, like 3B help If the line falls below a certain voltage and is written to the cell at some time after V b , a delay part causing some delay may be attached to the output of FIG. 2A as shown in FIG. 2B to delay the constant voltage detection signal.
따라서, 제 4 도와 같이 글로벌 X 디코더, 섹션 X 디코더 및 로컬 X 디코더로 분리된 워드라인 기법을 이용하는 SRAM 설계시 각각의 블록에서 제 5 도와 같이구성되어 섹션 X 디코더를 인에이블시켜 주는 로컬 X 디코더에 일정전압 검출신호를 인가하여 워드라인 펄스를 조절한다.Therefore, when designing an SRAM using the wordline technique divided into a global X decoder, a section X decoder and a local X decoder as in the fourth diagram, the local X decoder configured as the fifth diagram in each block enables the section X decoder. A constant voltage detection signal is applied to adjust the word line pulses.
상기와 같이 본 발명은 DB,라인의 전압으로 셀에 쓰기 되는 시점을 감지하여 워드라인을 디스에이블 시켜줌으로서 정적전류의 흐름을 차단하고 불필요한 전력소모를 줄일 수 있는 효과가 있다.As described above, the present invention is a DB, By disabling the word line by detecting the point of time when the voltage is written to the cell, the flow of static current can be interrupted and unnecessary power consumption can be reduced.
제 1 도는 DB,라인의 전압변화에 대한 설명도,First degree DB, Explanatory diagram of the voltage change of the line,
제 2A 도 내지 제 2B 도는 본 발명에 따른 워드라인 제어 회로도,2A to 2B is a word line control circuit diagram according to the present invention,
제 3A 도는 제 2A 도의 DB,라인 전압변화와 신호 타이밍도,DB of FIG. 3A or FIG. 2A, Line voltage variation and signal timing
제 3 도는 제 2B도의 DB,라인 전압변화와 신호 타이밍도,3 is the DB of FIG. 2B, Line voltage variation and signal timing
제 4 도는 분리된 워드라인 기법을 이용하는 SRAM 설계 설명도,4 is an explanatory diagram of an SRAM design using a separate wordline technique;
제 5 도는 본 발명이 적용되는 로컬 X 디코더의 회로도.5 is a circuit diagram of a local X decoder to which the present invention is applied.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21,22 : 전압 검출부 23 : 부정 논리합 게이트21,22: voltage detector 23: negative logic gate
MP1~MP3 : PMOS 트랜지스터 24 : 지연부MP1 to MP3: PMOS transistor 24: delay unit
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