KR100367230B1 - 디지털 텔레비전 수신기의 복조 장치 - Google Patents

디지털 텔레비전 수신기의 복조 장치 Download PDF

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Abstract

디지털 텔레비전의 부품 수를 감소시킬 수 있고 특히 아날로그-디지털 변환기의 샘플링 시점을 조절하기 위한 전압제어발진기를 필요로 하지 않는 디지털 텔레비전 수신기의 복조 장치를 제공한다.
제1 및 제2 승산기는 각각 중간주파수 대역에서 심볼 주파수의 1.5배의 샘플링 주파수로 샘플링된 신호 샘플들을 받아들이고, 제1 주파수의 코사인 함수값과 사인 함수값을 각각 곱하여, 동상 신호 및 직교위상 신호를 각각 출력한다. 제1 및 제2 정합필터는 각각 M 개의 필터 탭을 구비하고 있으며, 제1 및 제2 승산기의 출력 신호를 각각 저역통과필터링한다. 계수저장부는 각각이 N 개의 필터계수들을 저장하는 M 개의 저장 수단을 구비하며, 소정의 어드레스 신호에 응답하여 M개의 저장 수단 내에서 어드레스에 상응하는 M 개의 필터 계수들을 정합필터들의 대응하는 필터 탭에 공급한다. 복소 승산부는 제1 및 제2 정합필터의 출력신호에 제2 주파수의 복소수 신호를 복소 승산하여, 실수부 복조신호 및 허수부 복조신호를 출력한다. 어드레스 발생 수단은 실수부 복조신호 및 허수부 복조신호를 사용하여 샘플 타이밍 에러를 검출하고, 이에 상응하는 어드레스를 발생한다.

Description

디지털 텔레비전 수신기의 복조 장치{Demodulating Circuit for Digital Television Receiver}
본 발명은 디지털 텔레비전 시스템에 관한 것으로서, 보다 상세하게는 디지털 텔레비전 신호를 복조하는 장치에 관한 것이다.
잡음에 강하고 화질이 우수한 특징을 가지는 디지털 텔레비전을 개발하기 위해 오랫동안 많은 연구개발이 행해져왔는데, 최근에는 국가별로 전송방식 등에 관한 표준화가 완료되어감에 따라 디지털 텔레비전 수신기가 보급되기 시작했다. 미국의 경우 ATSC(Advanced Television Systems Committee)를 중심으로 디지털 텔레비전에 대한 표준화가 진행되어 왔는데, 전송방법으로는 지상파 방송의 경우 8-레벨 잔류측파대(VSB) 변조 방식이 채택되고 케이블 방송의 경우 직교진폭변조(QAM) 방식이 채택된 바 있다.
이러한 디지털 텔레비전에 있어서는 전송되는 데이터 량을 줄이고 랜덤 노이즈 및 버스트 노이즈로 인한 신호의 손실을 방지하기 위해 화상신호 데이터에 스크램블링이나, 에러정정부호화 및 인터리빙과 같은 다양한 신호처리가 행해지고 또한 이처럼 고도로 처리된 데이터가 디지털 변조되기 때문에, 수신기에 있어서 원래의 화상신호를 복원하기 위해서는 많은 회로가 필요하게 되고 이에 따라 수신기의 가격이 비싸지는 문제점이 있다. 수신기의 대중화를 위해서는 수신기의 가격이 낮아지는 것이 바람직한데, 이러한 측면에서 수신기내에 있는 부품의 간소화가 강하게 요구된다고 할 수 있다. 본 발명은 이처럼 디지털 텔레비전 수신기의 부품 수를 감소시키고 원가를 낮추기 위한 것이다.
도 1은 종래의 디지털 텔레비전 수신기의 전단부의 한 예를 보여준다. 튜너(2)에 의해 선택된 RF 신호는 표면탄성파(SAW) 필터(4)에 의해 필터링되고,주파수/위상 고정루프(FPLL: 6)에 의해 기저대역(Baseband)으로 하향변환된 후, 아날로그/디지털(A/D) 변환기(8)에 의해 샘플링되어 디지털 신호로 변환한다. 동기검출 및 이퀄라이징 회로(10)는 A/D 변환기(8)로부터의 디지털 신호로부터 세그먼트 동기신호와 타이밍 에러를 검출하고, 상기 디지털 신호를 이퀄라이징한다. 위상추적 및 에러정정부(Phase Tracking Loop and Forward Error Correction Decoder: PTL/FEC, 12)는 이퀄라이징된 신호에 남아있는 존재하는 위상 지터를 제거하고 에러정정 복호화를 수행한 후 에러정정된 데이터를 출력한다. 한편, 전압제어발진기(14)는 동기검출 및 이퀄라이징 회로(10)로부터의 타이밍 에러에 따라 주파수가 가변되는 샘플링 클럭을 발생하여 A/D 변환부(8)에 출력함으로써, A/D 변환부(8)가 정확한 타이밍에 샘플링을 행하도록 해준다.
도 1의 회로에 있어서, 동기검출 및 이퀄라이징 회로(10)와 에러정정부(12)는 디지털 회로로서 집적화가 가능하지만, 튜너(2), SAW 필터(4), 아날로그 FPLL(6), A/D 변환기(8) 및 전압제어발진기(14)는 모두 아날로그 회로로서 집적회로화가 어렵게 되어 있다. 더욱이, 도 1의 회로를 채택하는 텔레비전 수신기에 있어서는, 동기검출 및 이퀄라이징 회로(10)와 에러정정부(12)도 각각이 별개의 칩으로서 제작된다. 이에 따라, 도 1의 회로를 구현함에 있어서는, 2 개의 집적회로 칩과 여러 개의 아날로그 회로들이 포함되게 되어 회로가 복잡해지고, 수신기 조립업체 입장에서는 부품 재고 유지 및 조립에 많은 공수가 필요하게 된다.
도 2는 종래의 디지털 텔레비전 수신기의 전단부의 다른 예를 보여준다. 튜너(16)에 의해 선택되고 SAW 필터(18)에 의해 필터링된 신호는하향변환기(Downconverter: 20)에 공급된다. 하향변환기(20)는 필터링된 신호에 발진기(22)로부터 출력되는 소정의 고정 주파수 신호를 혼합함으로써, 필터링된 신호의 주파수 대역을 대략 5.38 MHz를 중심으로 한 대역으로 하향변환한다. A/D 변환기(24)는 하향변환기(20)의 출력신호를 샘플링하여 디지털 신호로 변환한다. 디지털 신호처리부(26)는 A/D 변환기(24)로부터의 디지털 신호로부터 세그먼트 동기신호와 타이밍 에러를 검출하고 이퀄라이징한다. 전압제어발진기(28)는 디지털 신호처리부(26)로부터의 타이밍 에러에 따라 주파수가 가변되는 샘플링 클럭을 발생하여 A/D 변환부(24)에 출력함으로써, A/D 변환부(24)가 정확한 타이밍에 샘플링을 행하도록 해준다.
도 2의 회로에 있어서도, 디지털 신호처리부(26)는 디지털 회로로서 한 칩으로의 집적화가 가능하지만, 튜너(16), 하향변환기(18), A/D 변환기(24) 및 전압제어발진기(28)는 모두 아날로그 회로로서 집적회로화가 어렵게 되어 있다. 따라서, 도 2의 회로도 부품 수의 감소라는 측면에서는 도 1의 회로와 비교해볼 때 크게 개선된 바가 없다고 할 수 있다. 이에 따라, 회로가 복잡해지고 수신기 조립업체 입장에서 부품 재고 유지 및 조립에 많은 공수가 필요하게 되는 단점이 있게 된다. 특히, 도 2의 회로 역시 도 1의 회로와 마찬가지로, 필터링된 신호를 A/D 변환기를 사용하여 아날로그-디지털 변환하기에 앞서 주파수를 하향변환하며, 이에 따라 타이밍 에러를 검출하기 위한 전압제어발진기가 필요하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출된 것으로서, 디지털 텔레비전의 부품 수를 감소시킬 수 있고 특히 아날로그-디지털 변환기의 샘플링 시점을 조절하기 위한 전압제어발진기를 필요로 하지 않는 디지털 텔레비전 수신기의 복조 장치를 제공하는 것을 그 기술적 과제로 한다.
도 1은 종래의 디지털 텔레비전 수신기의 전단부의 한 예를 개략적으로 보여주는 도면.
도 2는 종래의 디지털 텔레비전 수신기의 전단부의 다른 예를 개략적으로 보여주는 도면.
도 3은 본 발명에 의한 잔류측파대(VSB) 변조방식 텔레비전 수신기의 복조 장치의 일 실시예의 블록도.
도 4a 내지 도 4h는 도 3에 도시된 각 기능블록에서 출력되는 신호들의 주파수 스펙트럼을 보여주는 그래프.
도 5는 도 3에 도시된 필터계수저장부의 구성을 보여주는 도면.
도 6은 도 5의 계수저장부에 저장되는 필터 계수들을 설명하기 위한 도면.
도 7은 도 3에 도시된 정합필터들의 상세 블록도.
도 8은 도 3에 도시된 클럭 생성부의 블록도.
상기 기술적 과제를 해결하기 위한 본 발명의 복조 장치는 중간주파수 대역에서 심볼 주파수의 1.5배의 샘플링 주파수로 샘플링된 디지털 텔레비전 신호 샘플들을 받아들이고, 동기 복조하여 실수부 복조신호 및 허수부 복조신호를 출력한다. 제1 및 제2 승산기는 각각 중간주파수 대역에서 심볼 주파수의 1.5배의 샘플링 주파수로 샘플링된 디지털 텔레비전 신호 샘플들을 받아들이고, 제1 주파수의 코사인 함수값과 사인 함수값을 각각 곱하여, 기저대역의 신호성분을 포함하는 동상 신호 및 직교위상 신호를 각각 출력한다. 제1 및 제2 정합필터는 각각 M 개의 필터 탭을 구비하고 있으며, 상기 제1 및 제2 승산기의 출력 신호를 각각 저역통과필터링한다. 계수저장부는 각각이 N 개의 필터계수들을 저장하는 M 개의 저장 수단을 구비하며, 소정의 어드레스 신호에 응답하여 상기 M개의 저장 수단 내에서 상기 어드레스에 상응하는 M 개의 필터 계수들을 상기 제1 및 제2 정합필터의 대응하는 필터 탭에 공급한다. 복소 승산부는 상기 제1 및 제2 정합필터의 출력신호에 제2 주파수의 복소수 신호를 복소 승산하여, 실수부 복조신호 및 허수부 복조신호를 출력한다. 어드레스 발생 수단은 상기 실수부 복조신호 및 허수부 복조신호를 사용하여 샘플 타이밍 에러를 검출하고, 상기 샘플 타이밍 에러에 상응하는 상기 어드레스를 발생한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3은 본 발명에 의한 잔류측파대 변조방식 텔레비전 수신기의 복조 장치의 일 실시예를 보여준다. 도 3의 복조 장치는 튜너(30), SAW 필터(32), 증폭기(34), A/D 변환부(36), 복조회로(38), 타이밍 복원 및 디코딩 회로(52), 루프 필터(54) 및 혼합신호 생성회로(56)를 포함한다.
튜너(30)는 다수의 채널의 RF 신호들을 받아들이고, 사용자가 원하는 한 채널의 RF 신호를 선택하며, 선택된 RF 신호의 주파수 대역을 중간주파수(IF) 대역으로 변환한다. 상기 튜너(30)에 의해 출력되는 IF 신호는 44 메가헤르쯔(MHz)를 중심으로 대략 6 MHz의 대역폭을 가지며, 46.69 MHz에서 파일럿 신호를 포함하고 있다. SAW 필터(32)는 대역통과필터로서, 튜너(30)에 의해 출력되는 IF 신호를 필터링하여 소정의 통과대역이내에 포함된 주파수성분만을 선택적으로 통과시킨다. SAW 필터(32)의 주파수 특성이 도 4a에 도시되어 있는데, 도시된 바와 같이 SAW 필터(32)는 40.8∼47.2 MHz에 이르는 6.4 MHz의 통과대역을 가진다. 증폭기(34)는 SAW 필터(32)에 의해 필터링된 신호를 증폭하여 증폭된 신호를 출력한다. 증폭기(34)의 증폭율은 소정의 자동이득제어신호에 따라서 가변된다.
A/D 변환부(36)는 증폭기(34)에 의해 증폭된 IF 신호를 하향변환함이 없이 직접 심볼 주파수(fs)의 1.5배 즉, 1.5fs의 샘플링 주파수로 샘플링하고, 샘플링된 데이터를 샘플당 10비트의 이진수 형태로 출력한다. ATSC에 의해 표준화된 북미방식 디지털 텔레비전 시스템의 경우 심볼 주파수(fs)가 초당 10.76 메가샘플(Megasamples/s)의 값을 가지기 때문에, 본 발명에 있어서 샘플링 주파수는 16.14MHz/s가 된다. 샘플링된 신호의 주파수 스펙트럼이 도 4b에 도시되어 있다. 도시된 바와 같이, 40.8∼47.2 MHz의 중간주파수 신호를 16.14MHz/s의 샘플링 주파수로 샘플링하는 경우에는, 각각이 주파수 영역에서 16.14MHz/s마다 반복되는 좌측파대와 우측파대는 서로 중첩되지 않으며 따라서 에일리어싱이나 신호 손실 문제는 나타나지 않게 된다.
복조회로(38)에 있어서, 혼합기(40)는 한 입력단자로 A/D 변환부(36)의 출력신호를 받아들이고 다른 입력 단자로 4.42 MHz의 주파수를 가지는 코사인 함수값을 받아들이며, 이들 값들을 곱함으로써 동상(I) 신호를 발생하여 출력한다. I 신호의 주파수 스펙트럼이 도 4c에 도시되어 있다. I 신호는 도 4b에 도시된 A/D 변환부(36)의 출력신호에 4.42 MHz의 주파수가 혼합된 형태를 가진다. 마찬가지로, 혼합기(42)는 한 입력단자로 A/D 변환부(36)의 출력신호를 받아들이고 다른 입력 단자로 4.42 MHz의 주파수를 가지는 사인 함수값을 받아들이며, 이들 값들을 곱함함으로써 직교위상(Q) 신호를 발생하여 출력한다. Q 신호의 주파수 스펙트럼이 도 4d에 도시되어 있다. Q 신호는 도 4b에 도시된 A/D 변환부(36)의 출력신호에 4.42 MHz의 주파수가 위상이 엇갈려 혼합된 형태를 가진다.
정합필터들(44, 46)은 I 및 Q 신호를 각각 받아들이고, 계수저장부(48)에 저장되어 있는 필터계수들을 사용하여 I 및 Q 신호에 대해 각각 저역통과필터링을 행하여 기저대역 신호를 출력한다. 본 발명에 있어서, 정합필터들(44, 46)은 I 및 Q 신호를 1.5fs의 속도로 받아들이고 필터계수들은 1fs의 속도로 받아들여서 1fs의 속도로 연산을 수행한다. 정합필터들(44, 46)의 출력신호들의 주파수 스펙트럼이 도 4e 및 도 4f에 각각 도시되어 있다. 필터들의 구체적인 구성에 대해서는 후술한다. 계수저장부(48)는 M개의 룩업표(Look-up Table)를 포함하는데, 각 룩업표는 정합필터들(44, 46) 내에 있는 하나의 탭에 대응하여 마련된다. 각각의 룩업표는 N개의 계수를 저장하고 있으며, 모든 룩업표에 동일한 값으로 공급되는 어드레스 신호(ADDR)를 받아들이고 이에 상응하는 위치에 있는 계수들을 출력한다. 각 룩업표에서 출력되는 계수는 정합필터들(44, 46)의 대응하는 탭에 필터계수로써 공급된다.
복소승산부(50)는 정합필터(44)의 출력신호에 fs/4 즉, 2.69 MHz의 신호를 혼합하여, 혼합된 신호를 I"신호로써 출력한다. I"신호의 주파수 스펙트럼이 도 4g에 도시되어 있다. 또한, 복소승산부(50)는 정합필터(46)의 출력신호에 2.69 MHz의 신호를 혼합하여, 혼합된 신호를 Q"신호로써 출력한다. Q"신호의 주파수 스펙트럼은 도 4h에 도시되어 있다.
타이밍 복원 및 디코딩 회로(52)는 I" 및 Q"신호를 받아들이고, 이들 신호로부터 타이밍 에러(Δτ)를 검출하여 출력한다. 또한, 타이밍 복원 및 디코딩 회로(52)는 I" 신호를 사용하여 디지털 영상 신호를 복원하고 복원된 신호를 이퀄라이징하여 심볼간 간섭을 제거하며, 이퀄라이징된 신호에 존재하는 위상 지터를제거하고 에러정정 복호화하여 에러정정된 데이터를 출력한다. 한편, 타이밍 복원 및 디코딩 회로(52)에는 비터비 디코딩 회로와 디인터리버(Deinterleaver) 및 디스크램블러(Descrambler) 등의 채널 디코딩 회로가 포함될 수 있다. 이러한 경우, 타이밍 복원 및 디코딩 회로(52)는 MPEG-2 전송 스트림 포맷으로 된 영상 데이터를 출력하게 된다.
한편, 루프 필터(54)는 타이밍 복원 및 디코딩 회로(52)에서 출력되는 타이밍 에러(Δτ)를 필터링하여 타이밍 에러(Δτ)에 상응하는 어드레스 신호를 발생한다. 상기 어드레스 신호는 계수저장부(48)로 출력됨으로써, 계수저장부(48)가 타이밍 에러(Δτ)에 상응하는 필터계수들을 정합필터들(44, 46)에 출력하도록 한다.
혼합신호 생성회로(56)는 디지털 주파수/위상 고정루프(DFPLL: 57), 루프 필터(70) 및 수치제어발진기(NCO: 72)를 포함하며, 상기 복조회로 내에 있는 혼합기들(40, 42)에 입력되는 4.42 MHz 주파수의 코사인 함수값과 사인 함수값을 발생하여 출력한다.
DFPLL(57)은 복조회로(38)로부터 I 및 Q 신호를 받아들이고, 주파수 영역에서 I신호와 Q신호의 중심주파수가 0 Hz로부터 어긋난 정도를 나타내는 주파수 에러(Δf)를 검출한다. 이를 위해, DFPLL(57) 내에서, 복소승산부(62)는 I 및 Q 신호들에 fs/6의 신호를 각각 혼합하여, 혼합된 신호를 I1및 Q1신호로써 출력한다. 저역통과필터들(44, 46)은 복소승산부(62)에서 출력되는 I1및 Q1신호를 각각받아들이고, 저역통과필터링을 행하여 각각 I' 및 Q' 신호를 출력한다. 주파수 에러 검출부(68)는 상기 I' 및 Q' 신호를 사용하여 주파수 에러(Δf)를 검출하게 된다.
루프 필터(70)는 상기 주파수 에러(Δf)를 필터링하여 필터링된 신호를 출력한다. 수치제어발진기(72)는 4.42 MHz의 주파수를 가지는 코사인 함수값과 사인 함수값을 발생하여 출력하는데, 이때 코사인 함수값과 사인 함수값의 위상(Δθ)은 루프 필터(70)의 출력신호에 따라서 가변된다. 본 실시예에 있어서, 수치제어발진기(72)는 테이블 형태로 데이터를 저장하는 룩업표로써 구성된다.
도 5는 도 3에 도시된 필터계수저장부(48)를 상세하게 보여준다. 계수저장부(48)는 M개의 ROM 테이블(48A, 48B, …, 48M)로 구성된다. 각각의 ROM 테이블(48A, 48B, …, 48M)은 N개의 필터계수를 저장하고 있다. 바람직한 실시예에 있어서, 필터의 탭 수 M은 51이고 각 ROM 테이블에 저장되는 데이터 수 N은 32의 값을 가진다. 모든 ROM 테이블(48A, 48B, …, 48M)은 루프 필터(54)로부터 출력되는 어드레스에 응답하여 동일한 위치에 있는 계수 데이터를 출력한다. 예컨대 타이밍 복원 및 디코딩 회로(52)에서 검출된 타이밍 에러(Δτ)가 거의 0에 가까워서 이에 따른 어드레스 신호(ADDR)가 "0"의 값을 가지는 경우, ROM 테이블(48A, 48B, …, 48M)들은 중앙 근처에 있는 데이터들(D10, D20, D30, …, DL0, DM0)을 출력하게 된다. 일반적으로 어드레스가 i라는 값을 가지는 경우, ROM 테이블(48A, 48B, …, 48M)들은 각각 i번째 위치에 있는 데이터들(D1i, D2i, D3i, …, DLi, DMi)을 출력하게 된다.
도 6은 도 5의 계수저장부(48)에 저장되는 필터 계수들을 설명하기 위한 도면이다. 도 6에 있어서 싱크(Sinc)함수 형태를 가지는 포락선은 저역통과필터에 대한 임펄스 응답 특성을 나타낸다. 이러한 임펄스 응답 특성 곡선 상에서 좌우로 적정한 범위가 설정된 후, 설정된 범위 내에서 등간격으로 M×N개의 데이터가 샘플링된다. 샘플링된 데이터는 순차적으로 N개씩 M개의 계수군으로 그룹핑된 후, 각각의 계수군은 해당하는 ROM 테이블에 저장된다. 이처럼 저장된 필터계수들은 정합필터들(44, 46) 내에서 A/D 변환부(36)로부터의 샘플들과 컨벌루션 연산되어, 상기 샘플들에 대해 저역통과필터링을 수행하게 된다.
도 7은 도 3에 도시된 정합필터들(44, 46)을 상세하게 보여준다. 정합필터(44)는 (M-1)개의 지연기들(80B-80M), M개의 승산기들(82A-82M) 및 가산기(84)를 포함한다. 정합필터(46)는 (M-1)개의 지연기들(86B-86M), M개의 승산기들(88A-88M) 및 가산기(90)를 포함한다. 한편, 도 7에는 계수저장부(48)를 구성하는 M개의 ROM 테이블들(48A-48M)이 함께 도시되어 있다. 한편, 도 7에는 계수저장부(48)를 구성하는 M개의 ROM 테이블들(48A-48M)이 함께 도시되어 있다.
정합필터(44)에 있어서, 승산기(82A)는 혼합기(40)로부터의 입력 신호에 ROM 테이블(48A)로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다. 지연기(80B)는 혼합기(40)로부터의 입력 신호를 받아들이고, 받아들여진 신호를 1.5fs의 주파수를 가지는 샘플링 클럭에 따라 지연시킨 후 출력한다. 승산기(82B)는 지연기(80B)의 출력 신호에 ROM 테이블(48B)로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다.마찬가지로, 지연기들(80C-80M)은 각각 그 이전 단의 지연기의 출력 신호를 받아들이고, 받아들여진 신호를 1.5fs의 주파수를 가지는 샘플링 클럭에 따라 지연시킨 후 출력한다. 그리고, 승산기들(82C-82M)은 대응하는 지연기의 출력 신호에 해당 ROM 테이블로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다. 가산기(84)는 승산기들(82A-82M)의 출력 신호들을 합산하여 필터링된 신호로써 출력한다. 본 발명에 있어서, 지연기들(80B-80M)의 지연 동작은 1.5fs의 주파수를 가지는 샘플링 클럭에 응답하여 이루어지지만, 승산기들(82A-82M) 및 가산기(84)에서의 연산과 이에 따른 필터링된 신호의 출력은 1fs의 주파수를 가지는 심볼 클럭에 응답하여 이루어진다.
마찬가지로, 정합필터(46)에 있어서, 승산기(88A)는 혼합기(40)로부터의 입력 신호에 ROM 테이블(48A)로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다. 지연기(86B)는 혼합기(40)로부터의 입력 신호를 받아들이고, 받아들여진 신호를 1.5fs의 주파수를 가지는 샘플링 클럭에 따라 지연시킨 후 출력한다. 승산기(88B)는 지연기(86B)의 출력 신호에 ROM 테이블(48B)로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다. 마찬가지로, 지연기들(86C-86M)은 각각 그 이전 단의 지연기의 출력 신호를 받아들이고, 받아들여진 신호를 1.5fs의 주파수를 가지는 샘플링 클럭에 따라 지연시킨 후 출력한다. 그리고, 승산기들(88C-88M)은 대응하는 지연기의 출력 신호에 해당 ROM 테이블로부터의 필터 계수를 곱하고, 곱해진 값을 출력한다. 가산기(90)는 승산기들(88A-88M)의 출력 신호들을 합산하여 필터링된 신호로써 출력한다. 지연기들(86B-86M)의 지연 동작은 1.5fs의 주파수를 가지는 샘플링 클럭에 응답하여 이루어지지만, 승산기들(88A-88M) 및 가산기(90)에서의 연산과 이에 따른 필터링된 신호의 출력은 1fs의 주파수를 가지는 심볼 클럭에 응답하여 이루어진다.
본 발명의 복조 장치에 있어서는, 타이밍 에러(Δτ)에 따라 계수저장부(48)의 어드레스가 가변되고 이에 따라 각 ROM 테이블에서 출력되는 필터 계수들이 N개의 범위 내에서 변경되기 때문에, 정합필터들(44, 46)에서 필터링되는 샘플들과 필터 계수들간의 상대적 위치관계가 각 필터 탭에 있어서 N의 범위에서 가변될 수 있게 된다. 따라서. 실제로는 M-탭 필터들이지만 (M×N)-탭 필터와 같이 동작할 수 있게 된다. 즉, 본 발명의 바람직한 실시예에 있어서와 같이 필터의 탭 수 M이 51이고 각 ROM 테이블에 저장되는 데이터 수 N이 32인 경우, 51-탭 필터로 1632-탭 필터의 연산 결과를 가져올 수 있게 된다. 그리고 이처럼 필터링 과정에서 필터 계수를 가변시킴으로써, 별도의 (VCO)를 사용하지 않고 필터 내에서 타이밍 에러를 보상할 수 있게 된다.
도 8은 도 3에 도시된 클럭 생성부(74)를 보여준다. 클럭 생성부(74)는 발진기(92), 제1 분주기(94) 및 제2 분주기(96)를 포함한다. 발진기(92)는 3fs 즉, 32.28 MHz의 고정된 주파수를 발진하여 출력한다. 제1 분주기(94)는 발진기(92)에 의해 발진된 3fs의 신호를 2분주하여 1.5fs의 주파수를 가지는 샘플링 클럭을 생성하여 출력한다. 상기 샘플링 클럭은 A/D 변환부(36)에 공급되어 A/D 변환부(36)가 이 클럭에 따라 IF 신호를 샘플링하도록 하게 된다. 또한, 샘플링 클럭은 정합 필터들(44, 46)에도 공급되어 각 지연기들(80B-80M, 86B-86M)이 입력 데이터를 샘플링 클럭에 따라 지연시키도록 하게 된다. 한편, 제2 분주기(96)는 발진기(92)에 의해 발진된 3fs의 신호를 3분주하여 1fs의 주파수를 가지는 심볼 클럭을 생성한다. 상기 심볼 클럭은 정합 필터들(44, 46)은 물론 텔레비전 내에 있는 여타의 블럭들에 공급된다. 바람직한 실시예에 있어서, 클럭 생성부(74)는 본 발명의 복조 장치 내에 마련되는 대신에 디지털 텔레비전 수신기의 여타 부분에 마련된다. 그렇지만, 본 발명의 다른 실시예에 있어서는, 클럭 생성부의 발진기(92)만이 디지털 텔레비전 수신기의 여타 부분에 마련되고, 제1 분주기(94) 및 제2 분주기(96)는 본 발명의 복조 장치 내에 포함될 수도 있다.
이와 같은 본 발명의 복조 장치 내에서, 복조회로(38), 타이밍 복원 및 디코딩 회로(56), 루프 필터(54) 및 혼합신호 발생회로(56)는 모두 디지털 회로로서, 하나의 칩으로 집적될 수 있다.
상술한 바와 같이, 본 발명에 따르면 아날로그-디지털 변환부가 IF 신호에 대해 직접 1.5fs로 샘플링을 행하고 복조회로 내에서 정합필터가 효과적으로 기저대역 신호를 추출하기 때문에, 아날로그-디지털 변환을 하기 전에 주파수 대역을 하향변환하기 위한 하향변환부를 사용할 필요가 없게 된다. 아울러, 타이밍 에러에 따라 필터 계수를 적응적으로 변화시킴으로써, 아날로그-디지털 변환부(36)에서의 샘플링 시기를 조정하기 위한 전압제어발진기가 불필요하게 된다. 따라서, 복조 장치를 구현함에 있어서 집적회로화할 수 있는 부분이 증대되어 수신기 회로를 구성하는 부품 수가 감소된다. 이에 따라, 수신기 조립업체 입장에서 부품 재고유지 및 조립이 용이해지고, 수신기의 전체적인 가격을 낮출 수 있게 되는 효과가 있다.

Claims (4)

  1. 각각이 중간주파수 대역에서 심볼 주파수의 1.5배의 샘플링 주파수로 샘플링된 디지털 텔레비전 신호 샘플들을 받아들이고, 제1 주파수의 코사인 함수값과 사인 함수값을 각각 곱하여, 기저대역의 신호성분을 포함하는 동상 신호 및 직교위상 신호를 각각 출력하는 제1 및 제2 승산기;
    각각이 M 개의 필터 탭을 구비하고, 상기 제1 및 제2 승산기의 출력 신호를 각각 저역통과필터링하는 제1 및 제2 정합필터;
    각각이 N 개의 필터계수들을 저장하는 M 개의 저장 수단을 구비하며, 소정의 어드레스 신호에 응답하여 상기 M개의 저장 수단 내에서 상기 어드레스에 상응하는 M 개의 필터 계수들을 상기 제1 및 제2 정합필터의 대응하는 필터 탭에 공급하는 계수저장부;
    상기 제1 및 제2 정합필터의 출력신호에 제2 주파수의 복소수 신호를 복소 승산하여, 실수부 복조신호 및 허수부 복조신호를 출력하는 복소승산부;
    상기 실수부 복조신호 및 허수부 복조신호를 사용하여 샘플 타이밍 에러를 검출하고, 상기 샘플 타이밍 에러에 상응하는 상기 어드레스를 발생하는 어드레스 발생 수단; 및
    상기 동상 신호 및 상기 직교위상 신호를 받아들이고, 상기 동상 신호 및 상기 직교위상 신호의 중심주파수가 어긋난 정도를 나타내는 주파수 에러에 따라 위상을 달리하는 상기 코사인 함수값과 상기 사인 함수값을 출력하는 혼합신호 생성회로;
    를 포함하고,
    상기 계수저장부 내에서 첫 번째 내지 M 번째 테이블에 저장되는 M×N 개의 상기 필터계수들은 상기 제1 및 제2 정합필터의 소정의 임펄스응답 특성 곡선 상에서 M×N 개의 샘플이 등간격으로 추출된 값으로서 정해지는 디지털 텔레비전 수신기의 복조 장치.
  2. 삭제
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