KR100366790B1 - TU switch for Synchronous Transmission System - Google Patents
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Abstract
본 발명은 TU 스위치에 관한 것으로, 특히 AUG 신호를 입력받아 TU11∼TU12, TUG2∼TUG3 또는 TU3 단위의 스위칭을 하여 출력하는 동기식 전송장치의 디지털 교환시스템에 적용하여 TU 단위 스위칭이 가능하도록 한 동기식 전송장치의 계위단위(Tributary Unit,TU) 스위치에 관한 것이다.The present invention relates to a TU switch, and more particularly, to a TU transmission by applying a AUG signal to a digital switching system of a synchronous transmission device that outputs by switching TU11 to TU12, TUG2 to TUG3, or TU3. A tributary unit (TU) switch of a device.
본 발명에 의한 동기식 전송장치의 TU 스위치의 실시예는, 입력되는 데이터를 저장하는 데이터 메모리부와, 외부입력의 타입에 따라 라이트(write) 어드레스를 생성하고 먹스(MUX)를 통하여 상기 생성된 어드레스를 선택적으로 메모리에 전달하는 라이트 어드레스 생성부와, 스위칭 정보가 저장되어 있는 스위칭 정보 메모리부와, 상기 스위칭 정보 메모리의 리드(read) 어드레스를 생성하여 발생되는 데이터를 입력받아 데이터 메모리의 리드 어드레스를 생성하는 리드 어드레스 생성부와, 상기 리드 어드레스 생성부로부터 받은 모든 어드레스를 각각의 데이터 메모리에 입력되도록 데이터 메모리 리드 어드레스를 시분할하여 출력하는 리드 어드레스 먹스부와, 상기 스위칭 정보 메모리부로 부터 출력된 데이터에 따라 상기 데이터 메모리부의 출력 데이터를 선택하여 출력하는 데이터 선택부를 포함하여 구성됨이 바람직하다.An embodiment of a TU switch of a synchronous transmission device according to the present invention includes a data memory unit for storing input data, a write address according to an external input type, and a generated address through a mux. A write address generation unit for selectively transferring the data into a memory, a switching information memory unit in which switching information is stored, and data generated by generating a read address of the switching information memory, and receiving a read address of the data memory. A read address generating section for time-dividing and outputting a data memory read address so that all of the addresses received from the read address generating section are input to each data memory, and a data output from the switching information memory section. Output data of the data memory section accordingly And by selecting it includes selecting data outputting unit is preferably adapted.
Description
본 발명은 TU 스위치에 관한 것으로, 특히 AUG 신호를 입력받아 TU11∼TU12, TUG2∼TUG3 또는 TU3 단위의 스위칭을 하여 출력하는 동기식 전송장치의 디지털 교환시스템에 적용하여 TU 단위 스위칭이 가능하도록 한 동기식 전송장치의 계위단위(Tributary Unit, TU) 스위치에 관한 것이다.The present invention relates to a TU switch, and more particularly, to a TU transmission by applying a AUG signal to a digital switching system of a synchronous transmission device that outputs by switching TU11 to TU12, TUG2 to TUG3, or TU3. It relates to the Tributary Unit (TU) switch of a device.
도 1 은 종래의 STS(Synchronous Transport Signal)-1 스위치의 구성도로서, 이에 도시된 바와 같이 입력되는 STS-1 데이터를 저장하는 데이터 메모리부(10)와, 프레임 펄스를 4진 카운트하여 데이터 선택신호 및 캐리아웃신호를 발생하는 4진 카운터(11)와, 상기 4진 카운터(11)에서 발생된 캐리아웃신호에 의해 구동하여 상기 프레임 펄스를 90진 카운트하는 90진 카운터(12)와, 상기 90진 카운터(12)에서 발생된 신호에 따라 스위치 정보 판독 어드레스 및 데이터 선택 어드레스를 생성하는 어드레스 생성부(13)와, 스위치 정보가 저장된 스위치 정보 메모리부(14)와, 상기 4진 카운터(11)에서 출력된 신호에 따라 제어되고 상기 어드레스 생성부(13)에서 생성된 데이터 선택 어드레스에 따라 데이터 선택신호를 발생하는 데이터 선택신호 발생부(15)와, 상기 데이터 선택신호 발생부(15)에서 출력된 신호에 따라 상기 데이터 메모리부(10)의 출력 데이터를 선택하여 출력하는 데이터 선택부(16)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.FIG. 1 is a block diagram of a conventional STS-1 switch. As shown in FIG. 1, a data memory unit 10 for storing STS-1 data inputted therein and a quadrature count of frame pulses are used to select data. A quaternary counter 11 for generating a signal and a carryout signal, a 90-degree counter 12 for driving the frame pulse 90 by counting the frame pulses by a carry-out signal generated by the quaternary counter 11, and An address generator 13 for generating a switch information read address and a data selection address according to the signal generated by the 90-degree counter 12, a switch information memory 14 in which switch information is stored, and the quaternary counter 11 And a data selection signal generator 15 which is controlled according to the signal outputted from the control panel and generates a data selection signal according to the data selection address generated by the address generator 13, and the data selection signal generation. The data selection unit 16 selects and outputs the output data of the data memory unit 10 according to the signal output from the unit 15. The operation thereof will be described as follows.
4진 카운터(11)는 (51.840Mbps/8)×4 = 25.92Mbps 의 동작주파수로 동작하여 데이터 제어신호를 발생하여 데이터 선택신호 발생부(15)에 입력시키고 캐리아웃신호를 발생하여 90진 카운터(12)에 입력시킨다.The binary counter 11 operates at an operating frequency of (51.840 Mbps / 8) x 4 = 25.92 Mbps to generate a data control signal, input the data selection signal generator 15, and generate a carryout signal to generate a 90-degree counter. Enter in (12).
이에 따라 90진 카운터(12)는 입력되는 프레임 펄스를 카운트하여 라이트(write) 어드레스를 발생하고, 그 발생된 라이트 어드레스를 데이터 메모리부(10)에 입력시켜 입력되는 STS-1 데이터를 라이트할 수 있다.Accordingly, the 90-degree counter 12 counts the input frame pulses to generate a write address, and inputs the generated write address to the data memory unit 10 to write the input STS-1 data. have.
상기 스위칭은 스위치 정보 메모리부(14)에서 스위치 정보를 판독하면서 시작되며, 이 스위치 정보는 9 비트를 한 단위로 하여 32 단위씩 기억된다.The switching starts by reading the switch information from the switch information memory section 14, and this switch information is stored in units of 32 units with 9 bits as a unit.
상기 스위치 정보 메모리부(14)로부터 읽어낸 스위칭 정보는 데이터 선택신호 발생부(15)에 입력되고, 상기 4진 카운터(11)에서 출력된 제어신호에 따라 입력되는 N개의 데이터 중 3개의 데이터를 선택한 후 VT(Virtual Tributary) 그룹과 VT 채널은 어드레스 생성부(13)에 입력되어 데이터 메모리부(10)에 대한 리드(read) 어드레스로 변환되며, STS-1 채널정보는 데이터 선택부(16)내의 4:1 선택기의 제어신호로 입력되어 VT 신호 단위가 스위칭된 최종 STS-1 데이터를 출력한다.The switching information read from the switch information memory unit 14 is input to the data selection signal generation unit 15, and three pieces of data of N pieces of data input according to the control signal output from the quaternary counter 11. After the selection, the VT (Virtual Tributary) group and the VT channel are input to the address generator 13 to be converted into a read address for the data memory unit 10, and the STS-1 channel information is transferred to the data selector 16. It is input as a control signal of a 4: 1 selector in the circuit and outputs the final STS-1 data in which the VT signal unit is switched.
상기 데이터 메모리부의 메모리는 1write_3read 메모리를 사용하는데, 이는 스위칭 채널수가 적은 경우(12×12 STS-1 스위치) 효율적으로 사용할 수 있으나 이러한 방법은 용량이 늘어나면 리드 어드레스의 수가 많아지므로 이로 인한 메모리 제작은 가능하나 게이트 수 증가와 시간 영역(timing margin)이 확보되지 못하는 문제점이 있다.The memory of the data memory unit uses 1write_3read memory, which can be efficiently used when the number of switching channels is small (12 × 12 STS-1 switch), but this method increases the number of read addresses as the capacity increases. However, there is a problem in that the number of gates and the timing margin are not secured.
따라서, 본 발명은 종래의 문제점을 해결하고자 창안된 것으로서, AUG(Administrative Unit Groop) 신호를 입력받아 TU 단위의 스위칭을 하여 출력하는 동기식 전송장치의 디지털 교환시스템에 적용하도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to solve the problems of the prior art and to apply the AUG (Administrative Unit Groop) signal to a digital switching system of a synchronous transmitter for switching and outputting a unit of TU.
도 1 은 종래의 STS-1 스위치의 구성도.1 is a block diagram of a conventional STS-1 switch.
도 2 는 본 발명 TU 스위치의 구성도.2 is a block diagram of a TU switch of the present invention.
도 3 은 본 발명에 적용되는 리드 어드레스 먹스부의 타이밍도.3 is a timing diagram of a read address mux unit according to the present invention;
도 4 는 본 발명에 적용되는 데이터 선택부의 타이밍도.4 is a timing diagram of a data selector applied to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 데이터 메모리부 11 : 4진 카운터10: data memory section 11: quaternary counter
12 : 90진 카운터 13 : 어드레스 생성부12: 90-degree counter 13: address generator
14 : 스위치 정보 메모리부14: switch information memory section
15 : 데이터 선택신호 발생부15: data selection signal generator
16 : 데이터 선택부 100 : 데이터 메모리부16: data selection section 100: data memory section
101 : 라이트(write) 어드레스 생성부101: write address generator
101A : 어드레스 생성부 101B : 다중화(MUX)부101A: address generator 101B: multiplexing (MUX) section
102 : 리드 어드레스 다중화부 103 : 리드(read) 어드레스 생성부102: read address multiplexer 103: read address generator
104 : 데이터 선택부 104A : 데이터 선택신호 발생부104: data selector 104A: data select signal generator
104B : 역다중화(De-MUX)부 105 : 스위칭 정보 메모리부104B: de-mux section 105: switching information memory section
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명 TU 스위치의 실시예는,An embodiment of the TU switch of the present invention,
입력되는 데이터를 저장하는 데이터 메모리부(100)와,A data memory unit 100 for storing input data;
상기 데이터 메모리부(100)에 저장되는 데이터를 TU(Tributary Unit) 단위로 분할해서 저장하기 위한 라이트 어드레스를 생성해서 데이터 메모리부에 전달하는 라이트 어드레스 생성부(101)와,A write address generation unit 101 which generates a write address for dividing and storing data stored in the data memory unit 100 in units of a tributary unit (TU) and transmits the write address to the data memory unit;
스위칭 정보가 저장되어 있는 스위칭 정보 메모리부(105)와,A switching information memory unit 105 in which switching information is stored;
상기 스위칭 정보 메모리부(105)의 리드(read) 어드레스를 생성하고, 상기 스위칭 정보 메모리부(105)에 저장되어 있는 스위칭 정보를 기초로 상기 데이터 메모리부의 리드 어드레스를 생성하는 리드 어드레스 생성부(103)와,A read address generator 103 which generates a read address of the switching information memory unit 105 and generates a read address of the data memory unit based on the switching information stored in the switching information memory unit 105. )Wow,
상기 리드 어드레스 생성부(101)로부터 입력되는 N개의 리드 어드레스를 8진 카운터에 의해서 N/8개의 리드 어드레스로 시분할하여 상기 데이터 메모리부로 출력하는 리드 어드레스 다중화부(102)와;A read address multiplexer (102) for time-dividing the N read addresses input from the read address generator (101) into N / 8 read addresses by an octal counter and outputting them to the data memory section;
상기 스위칭 정보 메모리부(105)로부터 입력되는 스위칭 정보에 따라 상기 데이터 메모리부로부터 입력되는 데이터를 선택하여 최종데이터를 출력하는 데이터 선택부(104)를 포함하여 구성함이 바람직하다.It is preferable to include a data selection unit 104 for selecting the data input from the data memory unit in accordance with the switching information input from the switching information memory unit 105 to output the final data.
상기 라이트 어드레스 생성부(101)는,입력신호의 종류에 따라 다른 종류의 라이트 어드레스를 생성하는 어드레스 생성부(101A)와, 상기 어드레스 생성부로부터 출력되는 라이트 어드레스를 입력받아서 다중화를 통하여 라이트 어드레스의 종류를 판단함으로서 선택적으로 상기 데이터 메모리부로 출력하는 어드레스 다중화부(101B)로 구성함이 바람직하다.The write address generator 101 receives an address generator 101A for generating a different type of write address according to the type of an input signal, and a write address outputted from the address generator and multiplexes the write address. It is preferable to configure the address multiplexer 101B which selectively outputs the data to the data memory unit by determining the type.
상기 데이터 선택부(104)는 51.84Mbps로 동작하는 데이터 메모리부의 출력 N개를 받아 6.48Mbps로 동작하는 8개의 데이터로 변환하여 출력함이 바람직하다.The data selector 104 preferably receives N outputs of the data memory unit operating at 51.84 Mbps and converts the data into eight data operating at 6.48 Mbps.
상기 스위칭 정보 메모리부(105)에는, TU 스위칭을 AU 스위칭으로 변경할 수 있는 입력채널 및 출력채널 정보가 저장되어 있는 것이 바람직하다.The switching information memory unit 105 preferably stores input channel and output channel information for changing TU switching to AU switching.
도 2 는 본 발명 TU 스위치의 구성도이고, 도 3 은 본 발명에 적용되는 리드 어드레스 다중화부의 타이밍도이며, 도 4 는 본 발명에 적용되는 데이터 선택부의 타이밍도로서, 이를 참조하여 설명하면 다음과 같다.2 is a configuration diagram of a TU switch of the present invention, FIG. 3 is a timing diagram of a read address multiplexer applied to the present invention, and FIG. 4 is a timing diagram of a data selector applied to the present invention. same.
라이트(write) 어드레스 생성부(101)는 입력신호가 AU-3(Administrative Unit-4) 또는 AU-4(Administrative Unit-4)로 구성되어 각 타입에 따라 데이터 메모리부(100)에 입력되는 라이트 어드레스가 다르게 생성되며, 어드레스 생성부(101A)는 90진 카운터를 이용하여 AU-3 일 경우와 AU-4 일 경우 각각 다르게 어드레스를 생성한다.그리고, 상기 AU-3 신호는 51.48Mbps의 속도를 가지고, AU-4 신호는 155Mbps의 속도를 가지며, 상기 AU-3와 AU-4는 동기식 디지털 계위(Synchronous Digital Hierarchy, SDH)에서의 규격 신호이다.The write address generator 101 includes an input signal composed of an AU-3 (Administrative Unit-4) or an AU-4 (Administrative Unit-4) and input to the data memory unit 100 according to each type. The address is generated differently, and the address generator 101A generates the address differently in the case of AU-3 and AU-4 using a 90-degree counter. The AU-3 signal generates a speed of 51.48 Mbps. In addition, the AU-4 signal has a speed of 155 Mbps, and the AU-3 and AU-4 are standard signals in Synchronous Digital Hierarchy (SDH).
라이트 어드레스 생성부(101)의 B는 한개의 AUG 당 2:1 먹스(MUltipleXer:MUX)를 두어 AU-3 인지 AU-4 인지를 판단하여 각 타입에 맞는 라이트 어드레스를 선택하여 데이터 메모리에 전달하고, 리드 어드레스 생성부(103)는 각각의 출력 채널의 정보를 가지고 스위칭 정보 메모리부(105)의 리드 어드레스를 생성하며, 상기 스위칭 정보 메모리부(105)로부터 받은 스위칭 정보를 받아 데이터 메모리부(100)의 리드 어드레스를 생성한다. 이때 동작주파수는 51.84Mbps/8 = 6.48Mbps 이다.B of the write address generator 101 has a 2: 1 mux (MUltipleXer: MUX) per AUG to determine whether it is AU-3 or AU-4, selects a write address suitable for each type, and transfers the write address to the data memory. The read address generation unit 103 generates a read address of the switching information memory unit 105 with the information of each output channel, and receives the switching information received from the switching information memory unit 105. Generate a read address. At this time, the operating frequency is 51.84Mbps / 8 = 6.48Mbps.
리드 어드레스 다중화부(102)는 동작주파수 6.48Mbps로 동작하여 생성된 데이터 메모리의 리드 어드레스를 51.84Mbps의 동작주파수로 동작하는 8진 카운터를 이용하여 N개의 리드 어드레스를 시분할하여 N/8개의 리드 어드레스로 N개의 어드레스를 처리한다.(도 3 참조)The read address multiplexer 102 time-divisions the N read addresses using an octal counter that operates the read address of the data memory generated by operating at an operating frequency of 6.48 Mbps using an operating frequency of 51.84 Mbps, thereby N / 8 read addresses. N addresses are processed (see Fig. 3).
데이터 선택부(104)는 스위칭 정보 메모리부로부터 스위칭 정보를 입력받아 데이터 메모리부(100)로부터 입력받은 데이터를 선택하여 최종 데이터를 출력하고, 데이터 선택신호 발생부(104A)는 리드 어드레스 다중화부(102)와 같은 동작으로 N개의 스위칭 정보를 시분할하여 N/8개의 신호로 출력하며, 다중화부(De-MUX)(104B)는 각각의 데이터 메모리로부터 데이터를 입력받아 데이터 선택신호 발생부(104A)에서 출력된 신호를 선택신호로 사용하여 최종 출력데이터를 출력한다.(도 4 참조)The data selection unit 104 receives the switching information from the switching information memory unit, selects the data received from the data memory unit 100, and outputs the final data. The data selection signal generator 104A includes a read address multiplexer ( In the same operation as in step 102, the N switching information is time-divided and output as N / 8 signals, and the multiplexer (De-MUX) 104B receives data from each data memory and receives the data selection signal generator 104A. The final output data is output by using the signal output from the signal as a selection signal (see FIG. 4).
또한 TSI의 개념을 이용하여 TU 단위의 스위치 뿐만 아니라, AU 단위의 스위치에서도 적용할 수 있다.In addition, the concept of TSI can be applied not only to TU-switch but also to AU-switch.
이상에서 설명한 바와 같이 본 발명에 의하면, 라이트 어드레스 생성부에서 먹스를 이용하여 게이트 수를 감소시키고, 6.48Mbps의 동작주파수로 생성된 어드레스를 바로 사용하지 않고 51.84Mbps를 동작주파수로 하여 어드레스를 분배한 후 출력하는 리드 어드레스 먹스부를 도입함으로써 데이터 메모리의 크기, 게이트 수, 억세스 시간을 감소시키고 제작을 용이하게 하며 전력소모를 감소시키게 된다.As described above, according to the present invention, in the write address generator, the number of gates is reduced by using a mux, and an address is allocated using 51.84 Mbps as an operating frequency without directly using an address generated at an operating frequency of 6.48 Mbps. By introducing a read address mux unit for outputting later, the size, the number of gates and the access time of the data memory are reduced, manufacturing is easy, and power consumption is reduced.
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Legal Events
| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111110 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |