KR100351649B1 - 오버랩 동작의 수행 방법 및 회로 - Google Patents

오버랩 동작의 수행 방법 및 회로 Download PDF

Info

Publication number
KR100351649B1
KR100351649B1 KR1020000030979A KR20000030979A KR100351649B1 KR 100351649 B1 KR100351649 B1 KR 100351649B1 KR 1020000030979 A KR1020000030979 A KR 1020000030979A KR 20000030979 A KR20000030979 A KR 20000030979A KR 100351649 B1 KR100351649 B1 KR 100351649B1
Authority
KR
South Korea
Prior art keywords
sense amplifier
data bus
signal
data
amplifier circuit
Prior art date
Application number
KR1020000030979A
Other languages
English (en)
Other versions
KR20010007257A (ko
Inventor
한슨데이비드알
기리하타도시아키
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20010007257A publication Critical patent/KR20010007257A/ko
Application granted granted Critical
Publication of KR100351649B1 publication Critical patent/KR100351649B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 장치로써 오버랩 동작을 수행하는 방법은 센스 증폭기 회로 및, 이 센스 증폭기 회로에 연결된 두개의 드라이버를 가질 수 있다. 두 데이터 버스 회선은 데이터 신호를 수신하기 위해 센스 증폭기에 연결될 수 있다. 본 방법은 센스 증폭기 회로에 제 1 등화 신호 및 제 2 등화 신호를 인가하므로써 센스 증폭기 회로가 데이터 버스 회선을 통해 데이터 신호를 수신할 수 있게 하고, 센스 증폭기 회로에 스위치 신호를 인가하여 데이터 버스 회선을 판독 데이터 버스에 연결시키고, 제 1 등화 신호의 상태를 변경하므로써, 데이터 버스 회선이 데이터가 판독 데이터 버스상에 있으며 판독될 수 있는 동안에 데이터 버스 회선이 새로운 데이터를 수신하거나 혹은 사전결정된 전압으로 등화되게 한다.

Description

오버랩 동작의 수행 방법 및 회로{SENSE AMPLIFIER AND METHOD OF USING THE SAME WITH PIPELINED READ, RESTORE AND WRITE OPERATIONS}
본 발명은 파이프라이닝 판독, 복원 및 기록 동작(pipelined read, restore and write oprations)을 허용하는 방법 및 센스 증폭기에 관한 것이다.
신속한 페이지 비동기 DRAM에서, 칼럼 액세스 사이클 시간(a column access cycle time)은 칼럼 어드레스 액세스 경로에 의해 제한된다. 그 결과, 칼럼 어드레스 액세스 시간에 의해 개선이 제한된다. EDO(Extended Data Out) DRAM은 어드레스 및 데이터 경로에 대한 파이프라이닝 동작을 사용하여 신속한 하이퍼-칼럼 사이클 시간을 가능하게 한다. 동기 DRAM(SDRAMs)은 내부 버스트 카운터를 사용하여 어드레스를 증분시키므로써, 칼럼 버스트 사이클 시간을 개선시킨다. 이러한 개선은 칼럼 액세스 사이클 시간을 주 센스 증폭기로부터 데이터 출력 회로로 전송되는 데이터 율로 제한시킨다. 칼럼 액세스/사이클 시간을 개선하기 위해서는, 연속된 판독, 기록 및 복원 동작을 수행하는 것이 중요하다. 그러나, 이것은 글로벌 데이터 회선 및 판독-기록 데이터 버스상에서 데이터 폭주로 인하여 어렵다.
도 9는 예시적인 메모리 회로의 칼럼 액세스 경로의 블럭도이다. 메모리 칩은 비트선(BLt 및 BLc)을 통해 다수의 제 1 센스 증폭기(14)에 연결된 메모리 어레이(13)를 포함하고, 다수의 제 1 센스 증폭기는 멀티플렉서(16)에 연결되고 글로벌데이터 회선 MDQt 및 MDQc을 통해 제 2 센스 증폭기(24)에 연결된다. 판독 모드일 시, 제 1 센스 증폭기(14)는 메모리 어레이(13)의 메모리 셀로부터의 전하를 증폭시키고, 작은 차동 신호(0.1V 내지 0.3V)의 형태로 정보를 멀티플렉서(16)를 통해 제 2 센스 증폭기(24)로 전송한다. 특정한 칼럼 어드레스가 전송되는 데이터를 결정한다. 정보의 전송은 칼럼 선택 래치(CSL) 신호로써 개시되고, 이 래치는 적어도 하나의 MUX(16)를 오픈한다. 제 2 센스 증폭기(24)는 작은 차동 신호를 보다 높은 레벨로 변형하여 오프칩 드라이버/수신기(28)에 의해 패키지(I/O)로 및 이로부터 전송될 수 있게 한다. 기록 모드일 시, 오프칩 드라이버/수신기(28)는 데이터를 I/O로부터 제 2 센스 증폭기(24)로 기록될 수 있도록 전송한다. 제 2 센스 증폭기(24)는 큰 차동 신호를 글로벌 데이터 회선 MDQt 및 MDQc상으로 멀티플렉서(16)를 통해 (칼럼 어드레스에 의해 결정되는) 특정한 제 1 센스 증폭기(14)로 전송하여, 메모리 어레이(13)의 메모리 셀로 기록되게 한다. 또한, 정보의 전송은 칼럼 선택 래치(CSL) 신호로써 개시되고, 이 신호는 적어도 하나의 MUX(16)를 오픈한다.
도 6은 전술한 문제들의 일부를 포함하는 종래의 센스 증폭기를 도시한다. 특히, 판독, 복원(사전충전) 및 기록 동작은 독립적으로 혹은 시간상 개별적으로 수행된다. 이러한 유형의 센스 증폭기는 연속된 판독 동작, 복원 동작, 기록 동작 또는 판독/복원/기록 동작의 결합의 오버랩(overlap)을 허용하지 않으며, 따라서, 결과적으로 보다 동작이 저속화 된다.
먼저, 판독 및 복원 동작을 기술할 것이다. 등화 신호 EQLn은 논리 '1'로승압되어, 트루 및 보수 글로벌 데이터 버스 MDQt 및 MDQc의 복원 및 등화를 제각기 종료시킨다. 판독 동작을 수행하기 위하여, 트랜지스터 P4 및 P5의 게이트에서의 센스 증폭기 스위치 신호 SSASWn은 논리 '0'으로 전환되어, 글로벌 데이터 버스 MDQt/MDQc상의 데이터를 센스 증폭기로 전송한다. 후속하여, 트랜지스터 N3의 게이트에서의 센스 증폭기 이네이블 신호 SSAE는 논리 '1'로 전환되어 전송된 데이터를 증폭 및 래치한다. 그다음, NOR 게이트(11, 12)로의 입력 신호 DRVn은 논리 '0'으로 전환되어 증폭된 데이터를 출력 트랜지스터 N4, N5의 게이트로 송신한다. (데이터의 상태에 따라) 트랜지스터 N4 또는 N5중의 하나가 도전되므로, 증폭된 데이터값은 차동 버스 RWDt 및 RWDc상에 배치된다. 트랜지스터 N3의 게이트에서의 센스 증폭기 이네이블 신호 SSAE는 논리 '0'으로 전환되므로써 판독 동작을 종료시킨다. 등화 신호 EQLn은 논리 '0'으로 전환되고, 글로벌 데이터 버스 MDQt 및 MDQc는 논리 '1'로 복원 및 등화되고, 센스 증폭기 노드 GDt 및 GDc는 등화된다. 다음 판독 또는 기록 동작이 발생될 수 있다.
센스 증폭기 스위치 신호 SSASWn 및 DRVn 신호는 논리 '1'이고 센스 증폭기 이네이블 신호 SSAE는 논리 '0'이 되어 센스 증폭기를 디스에이블시킨다. 등화 신호 EQLn은 논리 '1'로 승압되어, 글로벌 데이터 버스 MDQc 및 MDQt의 복원 및 등화를 종료시킨다. 기록 동작을 수행하기 위하여, 기록 게이트 신호 WGTn는 그후 논리 '0'으로 떨어진다. 기록 '0' 동작 동안, RWDt 신호는 논리 '0'이 되고, RWDc 신호는 논리 '1'이 될 것이다. 이로 인하여, 트랜지스터 N6의 게이트는 논리 '1'이 된다. 트랜지스터 N6은 도전될 것이며, 글로벌 데이터 버스 MDQt를 논리 '0'으로 떨어뜨릴 것이다. 트랜지스터 P10의 게이트는 논리 '0'이 될 것이다. 트랜지스터 P9는 도전될 것이며, 글로벌 데이터 버스를 논리 '1'로 승압시킬 것이다. 기록 '1' 동작 동안, RWDt 신호는 논리 '1'이 되고 RWDc 신호는 논리 '0'이 될 것이다. 이로 인하여, 트랜지스터 P9의 게이트는 논리 '0'이 된다. 트랜지스터 P9는 도전될 것이며, 글로벌 데이터 버스 MDQt를 논리 '1'로 승압시킬 것이다. 트랜지스터 N7의 게이트는 논리 '1'이 된다. 트랜지스터 N7은 도전되어 글로벌 데이터 버스 MDQc를 논리 '0'으로 끌어내릴 것이다. 그후, 기록 게이트 신호 WGTn은 논리 '1'로 승압되어 기록 동작을 종료한다. 결과적으로 등화 신호 EQLn는 논리 '0'으로 전환되고, 글로벌 데이터 버스 MDQt 및 MDQc가 논리'1'로 복원 및 등화된다.
동일한 신호(즉, 등화 신호 EQLn)가 글로벌 데이터 회선 MDQt 및 MDQc, 그리고, 내부 센스 증폭기 노드 GDt 및 GDc의 복원 및 등화를 제어하므로, 판독 및 복원 동작은 오버랩될 수 없고, 따라서, 판독, 기록 또는 복원 모드는 동시에 수행될 수 없다. 도 7 및 도 8은 각 판독, 기록 및 복원 동작 동안에 각 신호의 타이밍을 도시한다. 이들 도면에서 분명히 알 수 있는 바와 같이, 상이한 동작은 오버랩될 수 없으므로, 종래의 센스 증폭기는 파이프라이닝 방식으로 동작할 수 없다. 이것은 칼럼 액세스 시간에 대한 개선을 제한시킨다. 또다른 단점은 종래의 센스 증폭기가 0V로부터 Vint의 온칩 업레벨 까지 진동하는 차동 버스 RWDt 및 RWDc를 사용한다는 것이다. 이들 회선은 대량으로 로딩되므로, 이것은 신호 회선의 충전 및 방전시에 상당량의 전류를 필요로 한다.
종래의 방법의 전술한 및 다른 문제들에서 볼 때, 본 발명의 목적은 파이프라이닝 판독, 복원 및 기록 동작을 수행하기 위한 구조물 및 방법을 제공하는 데 있다. 즉, 센스 증폭기는 판독, 기록 및 복원 동작을 위한 파이프라이닝 기법을 제공한다. 이로 인하여 칩은 보다 높은 주파수에서 실행될 수 있다.
본 발명의 목적은 오버랩 동작을 수행하는 방법을 제공하는 데 있다. 센스 증폭기 회로 및 이 센스 증폭기 회로에 연결된 두 드라이버, 센스 증폭기 회로에 연결되어 데이터 신호를 수신하는 두 데이터 버스를 가진 메모리 장치가 제공된다. 본 방법은 제 1 등화 신호 및 제 2 등화 신호를 센스 증폭기 회로에 인가하여 센스 증폭기 회로가 데이터 버스 회선상의 데이터 신호를 수신할 수 있게 한다. 스위치 신호는 센스 증폭기 회로에 인가되어 데이터 버스 회선을 판독 데이터 버스에 연결시킬 수 있다. 스위치 신호는 데이터 신호에 대응하는 데이터를 판독 데이터 버스상에서 판독할 수 있게 한다. 데이터가 판독 데이터 버스상에 있고 판독될 수 있는 동안, 한 데이터 버스 회선이 새로운 데이터를 수신하고 이 데이터 버스 회선이 사전결정된 전압으로 등화될 수 있도록 제 1 등화 신호의 상태(하이(high) 또는 로우(low))는 변경될 수 있다.
제 1 및 제 2 등화 신호를 인가하기에 앞서 제 1 칼럼 선택 신호를 센스 증폭기 회로에 인가할 수 있고, 데이터가 판독 데이터 버스상에서 판독되고 데이터 버스 회선이 새로운 데이터를 수신하거나 혹은 사전결정된 전압으로 등화된 후에 제 2 칼럼 선택 신호를 센스 증폭기에 인가할 수 있다.
제 1 및 제 2 입력 신호를 선택적으로 수신하기 위하여 제 1 및 제 2 입력 회선과 함께 드라이버를 포함할 수 있다. 제 1 및 제 2 입력 신호는 드라이버를 데이터 버스 회선에 전기접속시키므로써 센스 증폭기 회로의 동작 상태를 결정할 수 있다. 그후, 제 1 입력 신호의 상태는 제 1 등화 신호의 상태를 변경시키기에 앞서 변경될 수 있다. 또한, 제 1 입력 신호가 상태를 변경시에, 데이터 버스 회선상에서 전원 전압으로 변경될 수 있다.
본 발명의 다른 목적, 장점 및 현저한 특징들은 본 발명의 바람직한 실시예를 개시하며 첨부된 도면과 함께 후속되는 상세한 설명으로부터 보다 명백해질 것이다.
도 1은 본 발명에 따르는 센스 증폭기 회로의 개략도.
도 2는 본 발명에 따르는 판독 및 복원 동작의 오버랩을 도시하는 도면.
도 3은 본 발명에 따르는 판독 및 기록 동작의 오버랩을 도시하는 도면.
도 4는 본 발명에 따르는 센스 증폭기의 다른 실시예를 도시하는 도면.
도 5는 본 발명에 따르는 판독 및 복원 동작의 오버랩을 도시하는 도면.
도 6은 종래의 센스 증폭기 회로를 도시하는 도면.
도 7은 도 6에 도시된 센스 증폭기 회로를 사용하여 판독 및 복원 동작을 도시하는 도면.
도 8은 도 6에 도시된 센스 증폭기 회로를 사용하여 판독, 복원 및 기록 동작을 도시하는 도면.
도 9는 메모리 회로의 블럭도.
도면의 주요 부분에 대한 부호의 설명
13: 메모리 어레이 14: 제 1 센스 증폭기
24: 제 2 센스 증폭기 28: OCDR
본 발명은 후속되는 도면을 참조하여 상세히 기술할 것이며, 동일한 참조번호는 동일한 요소를 언급한다.
도 1은 본 발명에 따르는 회로를 도시한다. 대체로, 회로는 센스 증폭기(10) 및 두개의 판독/복원 드라이버(11, 12)를 포함한다. 글로벌 데이터 버스 MDQt 및 MDQc가 또한 도시되어 있다. 본 실시예에서, 도 1에는 6개의 신호 제어 동작이 도시되어 있다. 6개의 신호 제어 동작은 (1) 기록 게이트 신호 WGTn, (2) MDQ 판독 및 복원 신호 DQRST, (3) MDQ 등화 신호 MEQn, (4) 센스 증폭기 등화 신호 GEQn, (5) 센스 증폭기 스위치 신호 SSASWn, (6) 센스 증폭기 이네이블 신호 SSAE를 포함한다. 이들 신호는 (도시되지 않은) 제어 회로에 의해 발생된다. 기록 게이트 신호 WGTn, MDQ 등화 신호 MEQn, 센스 증폭기 등화 신호 GEQn 및 센스 증폭기 스위치 신호 SSASWn은 활성 로우이다. 이것은 "1" 또는 "0"이 발생될 때 그들의 각 동작이 시작되고 "0" 또는 "1"로써 종료된다는 것을 의미한다. 센스 증폭기 스위치 신호 SSASWn이 활성일때, MDQ 데이터 버스상의 데이터는 센스 증폭기(10)로 로딩된다. 센스 증폭기 이네이블 신호 SSAE는 활성 하이이므로, 센스 증폭기 이네이블 신호 SSAE가 활성일 때, MDQ 데이터 버스상의 데이터는 증폭된다. 표 1은 기록 게이트 신호 WGTn과 MDQ 판독 및 복원 신호가 회로의 각 상태를 어떻게 제어하는 지를 설명한다.
이제, 도 1에 도시된 회로에 대하여 복원, 판독 및 기록 동작을 기술할 것이다. 당업자라면 이 회로가 본 발명의 예일 뿐이며 본 발명을 벗어나지 않으면서 변경을 행할 수 있음을 알것이다. 이 회로는 보통은 글로벌 데이터 버스 MDQt 및 MDQc가 Vblh 전원(대략 1.5V)의 전위로 사전충전되는 복원 상태에 있다. 센스 증폭기 데이터 회선 GDt 및 GDc는 Vint 전원(대략 2.1 V)의 전위로 사전충전된다. 센스 증폭기(10)의 출력은 고 임피던스 상태이며, 판독 데이터 버스 RD로부터 단절된다.
복원 동작 동안, 기록/복원 드라이버 회로(11)의 기록 게이트 WGTn및 MDQ 판독 및 복원 신호 DQRST는 하이(혹은 논리 레벨 '1')가 될 것이다. 이것은 NFET 트랜지스터 N7을 도전시키고 PET 트랜지스터 P10 및 P11을 도전시키지 않는 다. NFET 트랜지스터 N7의 도전로 인하여 NFET 트랜지스터 N9의 게이트 단자가 접지 전위로 떨어지게 되고, NFET 트랜지스터 N9를 비도전성이 되게 한다. DQRST 신호가 하이이므로, NFET 트랜지스터 N6는 도전되고 PFET 트랜지스터 P12는 도전되지 않을 것이다. NFET 트랜지스터 N6의 도전으로 인하여, PFET 트랜지스터 P13의 게이트 단자는 접지 전위로 떨어지고, PFET 트랜지스터 P13는 도전될 것이다. PFET 트랜지스터 P13의 도전으로 로벌 데이터 회선 MDQc는 Vblh 전원의 전위로 충전된다.
기록/복원 드라이버 회로(12)는 기록/복원 드라이버 회로(11)와 유사한 방식으로 동작한다. 즉, 기록 게이트 신호 WGTn가 하이일 때, NFET 트랜지스터 N11는 도전되고, PFET 트랜지스터 P15 및 P16은 도전되지 않는 다. NFET 트랜지스터 N11의 도전으로 인하여, NFET 트랜지스터 N13의 게이트 단자는 접지 전위로 떨어지고, NFET 트랜지스터 N13을 비도전성으로 만든 다. MDQ 판독 및 복원 신호 DQRST가 하이이므로, NFET 트랜지스터 N10은 도전되고 PFET 트랜지스터 P17은 도전되지 않을 것이다. NFET 트랜지스터 N10의 도전로 인하여 PFET 트랜지스터 P18의 게이트 단자는 접지 전위로 떨어지고, PFET 트랜지스터 P18은 도전될 것이다. PFET 트랜지스터 P18의 도전으로 글로벌 데이터 회선 MDQt는 Vblh 전원의 전위로 충전된다.
복원 동작 동안, MDQ 등화 신호 MEQn, 센스 증폭기 등화 신호 GEQn 및 센스증폭기 이네이블 신호 SSAE는 로우(또는 논리 레벨 '0')가 될 것이지만, 센스 증폭기 스위치 신호 SSASWn은 하이(또는 논리 레벨 '1')가 될 것이다. MDQ 등화 신호 MEQn이 로우일 때, PFET 트랜지스터 P1은 도전되어, 글로벌 데이터 버스 MDQt 및 MDQc를 Vblh 전원의 전위로 등화시킬 것이다. 센스 증폭기 등화 신호 GEQn이 로우이므로, PFET 트랜지스터 P4, P5, P6는 도전될 것이므로, 센스 증폭기 데이터 회선 GDt 및 GDc의 전위를 Vint로 복원 및 등화시킨다. 센스 증폭기 이네이블 신호 SSAE가 로우이므로, NFET 트랜지스터 N3는 도전되지 않고, NFET 트랜지스터 N1, N2및 PFET 트랜지스터 P7, P8로 구성되는 증폭기 회로는 비활성이 될 것이다. 또한, 센스 증폭기 데이터 회선 GDt 및 GDc가 하이 전위에 있으므로, NFET 트랜지스터 N4 및 N5의 게이트 단자는 로우 전위가 되어 비도전성이 된다. 이로 인하여, NFET 트랜지스터 N4 및 N5로 구성되는 출력 단계는 고 임피던스 상태가 된다. 판독 데이터 버스 RD상의 전위는 인버터 I4, I5로 구성되는 래치 회로를 사용하여 이전 상태를 유지할 것이다.
이제, 판독 동작을 기술할 것이다. 판독 동작 동안, 드라이버 회로(11)에서 기록 게이트 신호 WGTn가 하이(또는 논리 레벨 '1')가 될 것이다. MDQ 판독 및 복원 신호 DQRST가 하이(또는 논리 레벨 '1')로부터 로우(또는 논리 레벨 '0')로 전환될 때, 판독 동작이 시작된다. 기록 게이트 신호 WGTn이 하이이므로, NFET 트랜지스터 N7은 도전되고 PFET 트랜지스터 P10, P11은 도전되지 않을 것이다. NFET 트랜지스터 N7의 도전은 NFET 트랜지스터 N9의 게이트 단자를 접지 전위로 떨어뜨리므로써, NFET 트랜지스터 N9를 비도전성이 되게 한다. MDQ 판독 및 복원 신호DQRST가 로우이므로, NFET 트랜지스터 N6는 도전되지 못하고, PFET 트랜지스터 P12는 도전될 것이다. PFET 트랜지스터 P12의 도전은 PFET 트랜지스터 P13을 상부 전원(Vblh)로 승압시키고, PFET 트랜지스터 P13은 도전되지 않을 것이다. 이로 인하여, NFET 트랜지스터 N9 및 PFET 트랜지스터 P13으로 구성되는 출력 단계는 고 임피던스 상태가 되어 글로벌 데이터 회선 MDQc로부터 단절된다.
기록/복원 드라이버 회로(12)는 판독 동작 동안 기록/복원 드라이버 회로(11)와 유사하게 동작한다. 기록 게이트 신호 WGTn 신호는 하이이고, 따라서, NFET 트랜지스터 N11는 도전될 것이며 PFET 트랜지스터 P15, P16는 도전되지 않을 것이다. NFET 트랜지스터 N11의 도전은 NFET 트랜지스터 N13의 게이트 단자를 접지 전위로 떨어뜨리고, NFET 트랜지스터 N13을 비도전성이 되게 한다. MDQ 판독 및 복원 신호 DQRST가 로우이므로, NFET 트랜지스터 N10은 도전되지 않고, PFET 트랜지스터 P17는 도전될 것이다. PFET 트랜지스터 P17의 도전은 PFET 트랜지스터 P18의 게이트 단자를 상부 전원(Vblh)로 승압시키고, PFET 트랜지스터 P18은 도전되지 않을 것이다. 이로 인하여, NFET 트랜지스터 N13 및 PFET 트랜지스터 P18로 구성되는 출력 단계는 고 임피던스 상태가 되고 글로벌 데이터 회선 MDQt로부터 단절된다.
전술한 바와 같이, 판독 동작은 MDQ 판독 및 복원 신호 DQRST가 하이로부터 로우로 천이시에 시작된다. 이 천이가 발생될 때, MDQ 등화 신호 MEQn 및 센스 증폭기 등화 신호 GEQn은 로우로부터 하이로 전환된다. 이로 인하여, PFET 트랜지스터 P1, P4, P5, P6는 비도전성이 되고, 글로벌 데이터 버스 MDQc/MDQt 및 센스 증폭기 데이터 회선의 등화를 종료한다. MDQ 등화 신호 MEQn의 승압은 글로벌 데이터 버스 MDQc 및 MDQt상의 신호 전개를 허용한다. 수백 밀리볼트의 신호차가 시간의 함수로서 전개될 것이다. 예를 들면, 논리 레벨 '1'을 판독시에, 데이터 버스 MDQt과 MDQc상의 전위들간 차이는 대략 200mV가 될 것이다(MDQt-MDQc=+0.2V). 논리 레벨 '0'을 판독시에, 데이터 버스 MDQc와 MDQ의 각각의 전위들간의 차이는 대략 200mV가 될 것이다(MDQt-MDQc=-0.2V).
센스 증폭기 스위치 신호 SSASWn은 하이로부터 로우로 전환되어, PFET 트랜지스터 P2 및 P3를 도전시킨다. 이로 인하여, 데이터 버스 MDQt 및 MDQc를 센스 증폭기 데이터 노드 GDt 및 GDc로 제각기 연결시키고, 이 데이터를 로드하여 증폭시킨다. 신호 전개를 위한 시간을 허용한 후에, 센스 증폭기 이네이블 신호 SSAE는 로우로부터 하이로 승압되며, 센스 증폭기 데이터 노드 GDt와 GDc 간의 작은 차이가 증폭된다. 예를 들면, 논리 레벨 '1'을 판독시에, 센스 증폭기 데이터 노드 GDt는 센스 증폭기 데이터 노드 GDc 보다 높은 전위를 가질것이다. 이로 인하여 NFET 트랜지스터 N1 및 PFET 트랜지스터 P8을 도전시키고, NFET 트랜지스터 N2 및 PFET 트랜지스터 P7를 비도전성이 되게 한다. 두 데이터 노드 GDt와 GDc 간의 전위차이가 증폭된다. 센스 증폭기 데이터 노드 GDt는 상부 전원(Vblh)의 전위가 될 것이며, 센스 증폭기 데이터 노드 GDc는 하부 전원(즉, 접지)의 전위가 될 것이다. 데이터 노드 GDt가 하이 전위이고 데이터 노드 GDc가 로우 전위이므로, NFET 트랜지스터 N5의 게이트는 로우 전위가 되고, NFET 트랜지스터 N4의 게이트는 하이 전위가 될 것이다. NFET 트랜지스터 N4는 도전되고, 판독 데이터 버스 RD를 Vlow 전원(대략 1V)으로 승압시킨다.
논리 레벨 '0'을 판독시에, 데이터 노드 GDc는 데이터 노드 GDt보다 높은 전위를 가질것이다. 이로 인하여, NFET 트랜지스터 N1 및 PFET 트랜지스터 P8을 비도전성이 되고, NFET 트랜지스터 N2 및 PFET 트랜지스터 P7은 도전성이 된다. 데이터 노드 GDt와 GDc간의 전위차가 증폭된다. 데이터 노드 GDc는 상부 전원(Vblh)의 전위가 되고, 데이터 노드 GDt는 하부 전원의 전위(접지)가 될 것이다. 하이 전위에서의 데이터 노드 GDc와 로우 전위에서의 데이터 노드 GDt로 인해, NFET 트랜지스터 N4의 게이트는 로우 전위가 되고, NFET 트랜지스터 N5의 게이트는 하이 전위가 될 것이다. NFET 트랜지스터 N5는 도전되고, 판독 데이터 버스 RD를 하부 전원(접지)으로 끌어내린다. 데이터 증폭이 발생되는 시간 동안, 센스 증폭기 스위치 신호 SSAE는 로우로부터 하이로 전환되어 글로벌 데이터 버스 MDQc/MDQt를 증폭 데이터 회선으로부터 분리시킨다. 센스 증폭기 이네이블 신호 SSAE가 하이로부터 로우로 전환될 때, 판독 동작은 종료된다.
도 2는 판독 '1' 동작 및 신호의 각 타이밍을 도시한다. 또한, 도 2는 본 발명의 파이프라이닝 판독 및 복원 동작을 도시한다. 특히, 칼럼 선택 래치 신호 CSL은 제 1 및 제 2 칼럼 어드레스의 활성을 표시한다. MDQ 판독 및 복원 신호 DQRST가 로우로부터 하이로 전환될 때, 판독 동작의 종료가 시작된다. 이로 인하여, MDQ 등화 신호 MDQn은 하이로부터 로우로 전환되고, 글로벌 데이터 버스 MDQc 및 MDQt의 Vblh 전원의 전위로의 복원 및 등화는 제 2 칼럼 어드레스에 대해 시작된다. 센스 증폭기 이네이블 신호 SSAE는 여전히 하이이며, 제 1 칼럼 어드레스의판독 동작은 여전히 진행중이다. MDQ 복원 및 판독 동작의 오버랩 혹은 파이프라이닝은 그래프에 분명하게 도시되어 있다. 도 6에 도시된 종래의 센스 증폭기는 이러한 유형의 오버랩을 할 수 없다.
이제, 도 1의 실시예에 관하여 기록 동작을 기술할 것이다. 기록 동작 동안, 기록 게이트 신호 WGTn 신호는 로우(또는 논리 레벨 '0')가 될 것이며, MDQ 판독 및 복원 신호 DQRST는 하이(또는 논리 레벨 '1')가 될 것이다. 기록 게이트 신호 WGTn 신호가 로우이므로, NFET 트랜지스터 N11는 도전되지 않고 PFET 트랜지스터 P15 및 P16는 도전될 것이다. 기록 '0'이 발생중인 경우, 기록 데이터 버스 WD는 로우(또는 논리 레벨 '0')가 되므로써, PFET 트랜지스터 P14를 도전시키고 NFET 트랜지스터 N12를 도전시키지 않는 다. PFET 트랜지스터 P14, P16의 도전은 NFET 트랜지스터 N13의 게이트 단자를 상부 전원(Vblh)으로 승압시키고, NFET 트랜지스터 N13을 도전시킨다. NFET 트랜지스터 N13의 도전은 글로벌 데이터 회선 MDQt를 하부 전원(즉, 접지)의 전위로 방전시킨다. PFET 트랜지스터 P14 및 P15의 도전은 PFET 트랜지스터 P18의 게이트 단자를 상부 전원(Vblh)으로 승압시키고, PFET 트랜지스터 P18은 비도전성이 될 것이다. 기록 '1'이 발생중인 경우, 기록 데이터 버스 WD는 하이가 되거나 혹은 논리 레벨 '1'이 되므로써, PFET 트랜지스터 P14를 비도전성이 되게 하고, NFET 트랜지스터 N12를 도전성이 되게 한다. NFET 트랜지스터 N12의 도전은 NFET 트랜지스터 N13의 게이트 단자를 하부 전원(즉, 접지)으로 떨어뜨리므로, NFET 트랜지스터 N13을 비도전성이 되게 한다. 전술한 바와 같이, MDQ 판독 및 복원 신호 DQRST는 기록 동작 동안 하이이고, 따라서, NFET 트랜지스터 N10은 도전될 것이다. NFET 트랜지스터 N10 및 N12의 도전은 PFET 트랜지스터 P18의 게이트 단자를 하부 전원(접지)으로 떨어뜨리고, PFET 트랜지스터 P18은 도전될 것이며, 글로벌 데이터 버스 MDQt를 Vblh 전원으로 승압시킨다.
기록/복원 드라이버 회로(11)는 기록 동작 동안에 기록/복원 드라이버 회로(12)와 유사한 방식으로 동작한다. 기록 게이트 신호 WGTn 신호가 로우일 때, NFET 트랜지스터 N7은 도전되지 않을 것이며, PFET 트랜지스터 P10 및 P11은 도전될 것이다. 기록 '0'이 발생중인 경우, 기록 데이터 버스 WD는 로우(또는 논리 레벨 '0')가 되므로써, PFET 트랜지스터 P9가 비도전성이 되게 하고, NFET 트랜지스터 N8을 도전성이 되게 한다. NFET 트랜지스터 N8의 도전은 NFET 트랜지스터 N9의 게이트 단자를 하부 전원(접지)의 전위로 떨어뜨리므로써, NFET 트랜지스터 N9를 비도전성이 되게 한다. 전술한 바와 같이, MDQ 판독 및 복원 신호 DQRST는 기록 동작 동안에 하이이고, NFET 트랜지스터 N6은 도전될 것이다. NFET 트랜지스터 N6 및 N9의 도전은 PFET 트랜지스터 P13의 게이트 단자를 하부 전원(접지)으로 떨어뜨리고, PFET 트랜지스터 P13은 도전될 것이며, 글로벌 데이터 버스 MDQc는 Vblh 전원으로 승압시킨다. 기록 '1'이 발생중인 경우, 기록 데이터 버스 WD는 하이 또는 논리 레벨 '1'이 될 것이다. 이로 인하여, PFET 트랜지스터 P9는 도전된다. PFET 트랜지스터 P9 및 P11의 도전은 NFET 트랜지스터 N9의 게이트 단자를 상부 전원(Vblh)로 승압시키므로써 NFET 트랜지스터 N9를 도전시킨다. NFET 트랜지스터 N9의 도전은 글로벌 데이터 회선 MDQc를 하부 전원(즉, 접지)의 전위로 방전시킨다. PFET 트랜지스터 P9 및 P10의 도전은 PFET 트랜지스터 P13의 게이트 단자를상부 전원(Vblh)로 승압시키고, PFET 트랜지스터 P13은 비도전성이 될 것이다.
도 3은 기록 및 판독 동작의 파이프라이닝을 도시한다. 칼럼 선택 래치 CSL 신호는 제 1 및 제 2 칼럼 어드레스의 활성을 가리킨다, 전술한 바와 같이, 센스 증폭기 스위치 신호 SSASWn은 판독 동작 동안에 로우로부터 하이로 전환되므로써, 글로벌 데이터 버스 MDQt 및 MDQc를 센스 증폭기 데이터 회선 GDt 및 GDc로부터 분리시키고, 제 1 칼럼 어드레스의 판독 동작 및, 제 2 칼럼 어드레스의 기록 동작은 오버랩될 수 있다. 도 6에 도시된 종래의 센스 증폭기는 이 오버랩을 할 수 없다.
도 4는 본 발명의 다른 실시예를 도시한다. 센스 증폭기(20) 및 두 기록/복원 드라이버(21, 22)로 구성되며, 유사하게, 글로벌 데이터 MDQt 및 MDQc를 포함한다. 도 4 실시예의 동작은 도 1 실시예의 동작과 유사하며, 유사한 특징에 대해서는 여기서 생락한다. 도 4 실시예가 도 1 실시예와 다른 점은 개별 판독 및 기록 데이터 버스를 포함하지 않는 다는 것이다. 오히려, 단지 하나의 판독-기록 데이터 버스 RWD가 있다. 기록/복원 드라이버 회로(21, 22)로의 입력은 기록 데이터-인 DIN 신호이다. 이 신호는 RWD 신호 레벨이 시프트한 것이다. RWD 신호가 접지로부터 Vlow까지 진동할 때(0V에서 1V), 기록 데이터-인 DIN 신호는 접지로부터 Vint까지 진동한다(OV에서 2V). 결합된 판독-기록 데이터 버스 때문에, 도 4 실시예는 판독 및 복원 동작의 파이프라이닝으로 제한된다. 도 5는 본 실시예의 오버랩된 판독 및 복원 동작을 도시한다. 도 6에 도시된 종래의 센스 증폭기는 이 오버랩이 불가능하다.
본 발명은 파이프라이닝 판독, 복원 및 기록 동작을 수행하기 위한 구조물 및 방법을 제공하며, 오버랩 동작을 수행하는 방법을 제공한다.
본 발명은 특정한 실시예를 참조하여 기술하였지만, 이 특정한 실시예의 설명은 단지 예시를 위한 것일 뿐이며 본 발명의 범주를 제한하려는 것은 아니다. 당업라자면 본 발명의 사상 및 범주를 벗어나지 않으면서 각종 다른 변경 및 변형을 행할 수 있다는 것을 알 수 있을 것이다.

Claims (24)

  1. 센스 증폭기 회로, 상기 센스 증폭기 회로에 연결된 두 드라이버, 그리고, 데이터 신호의 수신을 위하여 상기 센스 증폭기 회로에 연결된 두 데이터 버스 회선을 가지는 메모리 장치로써 오버랩 동작을 수행하기 위한 방법에 있어서,
    상기 센스 증폭기 회로가 상기 두 데이터 버스 회선상의 상기 데이터 신호를 수신할 수 있도록, 제 1 등화 신호(a first equalize signal) 및 제 2 등화 신호를 상기 센스 증폭기 회로에 인가하는 단계와,
    상기 두 데이터 버스 회선을 판독 데이터 버스에 연결시키기 위하여 상기 센스 증폭기 회로에 스위치 신호를 인가하는 단계로서, 상기 스위치 신호는 상기 데이터 신호에 대응하는 데이터가 상기 판독 데이터 버스상에서 판독될 수 있게 하는 상기 단계와,
    상기 데이터가 상기 판독 데이터 버스상에 있고 판독될 수 있는 동안, 상기 데이터 버스 회선이 새로운 데이터를 수신하거나 혹은 사전결정된 전압으로 등화되도록, 상기 제 1 등화 신호의 상태를 변경시키는 단계
    를 포함하는 오버랩 동작을 수행하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 등화 신호의 상기 상태는 하이 상태(a high state) 및 로우상태(a low state)중의 하나인 오버랩 동작을 수행하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 등화 신호를 인가하기 전에 상기 센스 증폭기 회로에 제 1 칼럼 선택 신호(a first column select signal)를 인가하는 단계와, 상기 데이터가 상기 판독 데이터 버스상에서 판독되고 상기 데이터 버스 회선이 새로운 데이터를 수신하거나 혹은 상기 사전결정된 전압으로 등화된 후에 상기 센스 증폭기에 제 2 칼럼 선택 신호를 인가하는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  4. 제 1 항에 있어서,
    각 드라이버는 제 1 및 제 2 입력 신호를 제각기 수신하기 위한 제 1 및 제 2 입력 회선을 포함하고, 상기 제 1 및 제 2 입력 신호는 상기 드라이버를 상기 데이터 버스 회선에 전기접속시키므로써 상기 센스 증폭기 회로의 동작 상태를 결정하는 오버랩 동작을 수행하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 등화 신호의 상기 상태를 변경시키기 전에 적어도 상기 제 1 입력신호의 상태를 변경시키는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 입력 신호가 상태를 변경할 때, 상기 데이터 버스 회선중의 한 회선의 전압을 전원의 전압으로 변경시키는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  7. 제 1 항에 있어서,
    상기 판독 데이터 버스는 센스 증폭기 데이터 회선을 통해 상기 두 데이터 버스 회선에 연결되고, 상기 방법은 상기 센스 증폭기 데이터 회선을 상기 두 데이터 버스의 전위와 상이한 전위로 등화시키기 위하여 상기 제 2 등화 신호를 상기 센스 증폭기 회로에 인가하는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  8. 센스 증폭기 회로 및 드라이버로써 오버랩 동작을 수행하기 위한 방법으로서, 상기 센스 증폭기 회로는 데이터를 수신하기 위하여 두 데이터 버스 회선에 연결되고, 데이터를 출력하기 위해 적어도 하나의 출력 데이터 버스를 가지는 상기 방법에 있어서,
    상기 센스 증폭기 회로가 상기 데이터 버스 회선상의 데이터를 수신할 수 있도록, 상기 센스 증폭기 회로에 제 1 등화 신호 및 제 2 등화 신호를 인가하는 단계와,
    상기 데이터 버스 회선상의 상기 데이터가 상기 출력 데이터 버스상에서 판독될 수 있도록, 상기 센스 증폭기 회로에 스위치 신호를 인가하는 단계와,
    상기 데이터가 상기 출력 데이터 버스상에서 판독되는 동안에 상기 데이터 버스 회선이 복원 상태 및 기록 상태중의 한 상태가 될 수 있도록 상기 제 1 등화 신호의 상태를 변경시키는 단계
    를 포함하는 오버랩 동작을 수행하는 방법.
  9. 제 8 항에 있어서,
    상기 드라이버는 제 1 입력 신호 회선 및 제 2 입력 신호 회선을 포함하고, 상기 제 1 입력 신호 회선 및 제 2 입력 신호 회선의 상태는 상기 드라이버를 상기 센스 증폭기 회로에 연결시키는 연결 회선상의 신호를 결정하고, 상기 연결 회선상의 상기 신호는 상기 센스 증폭기 회로의 동작 상태를 제어하는 오버랩 동작을 수행하는 방법.
  10. 제 9 항에 있어서,
    상기 연결 회선상의 상기 신호가 상태를 변경할 때, 상기 데이터 버스 회선중의 한 회선상의 전압을 전원의 전압으로 변경시키는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 등화 신호를 인가하기 전에 상기 센스 증폭기 회로에 제 1 칼럼 선택 신호를 인가하는 단계와, 상기 데이터가 상기 판독 데이터 버스상에서 판독되고 상기 데이터 버스 회선이 상기 복원 상태 및 상기 기록 상태중의 한 상태인 후에 상기 센스 증폭기에 제 2 칼럼 선택 신호를 인가하는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  12. 제 8 항에 있어서,
    상기 출력 데이터 버스는 센스 증폭기 데이터 회선을 통해 상기 두 데이터 버스 회선에 연결되고, 상기 방법은 상기 센스 증폭기 데이터 회선을 상기 두 데이터 버스 회선의 전위와 상이한 전위로 등화시키기 위해 상기 센스 증폭기 회로에 상기 제 2 등화 신호를 인가하는 단계를 더 포함하는 오버랩 동작을 수행하는 방법.
  13. 연결된 두 드라이버 및, 데이터 신호의 수신을 위한 두 데이터 버스 회선을 가지는 센스 증폭기 회로로써 다수의 동작을 수행하기 위한 방법에 있어서,
    상기 센스 증폭기 회로의 제 1 동작 상태로 진입하기 위하여 상기 센스 증폭기 회로에 제 1 등화 신호 및 제 2 등화 신호를 인가하는 단계로서, 상기 제 1 등화 신호는 상기 제 2 등화 신호와 상이한 신호인 상기 단계와,
    상기 센스 증폭기 회로의 일부가 상기 제 1 동작 상태인 동안에 상기 센스 증폭기 회로가 제 2 동작 상태로 진입하도록 상기 제 1 등화 신호의 상태를 변경시키는 단계
    를 포함하는 다수 동작을 수행하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 등화 신호의 상태는 하이 상태 및 로우 상태중의 한 상태인 다수 동작을 수행하는 방법.
  15. 제 13 항에 있어서,
    상기 제 1 및 제 2 등화 신호를 인가하기 전에 상기 센스 증폭기 회로에 제 1 칼럼 선택 신호를 인가하는 단계와, 상기 센스 증폭기 회로가 상기 제 2 동작 상태로 진입한 후에 상기 센스 증폭기 회로에 제 2 칼럼 선택 신호를 인가하는 단계를 더 포함하는 다수 동작을 수행하는 방법.
  16. 제 13 항에 있어서,
    상기 데이터 버스 회선을 판독 데이터 버스에 연결시키기 위하여 상기 센스 증폭기 회로에 스위치 신호를 인가하는 단계를 더 포함하고, 상기 스위치 신호는 데이터가 상기 데이터 버스 회선으로부터 상기 판독 데이터 버스로 판독될 수 있도록 하는 다수 동작을 수행하는 방법.
  17. 제 13 항에 있어서,
    각 드라이버는 제 1 및 제 2 입력 신호를 각각 수신하기 위한 제 1 및 제 2 입력 회선을 포함하고, 상기 제 1 및 제 2 입력 신호는 상기 각 드라이버를 상기 데이터 버스 회선중의 하나에 전기접속시키므로써 상기 센스 증폭기 회로의 동작 상태를 결정하는 다수 동작을 수행하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 입력 신호가 상태를 변경할 때, 상기 데이터 버스 회선중의 한 회선을 전원의 전압으로 변경시키는 단계를 더 포함하는 다수 동작을 수행하는 방법.
  19. 제 13 항에 있어서,
    상기 센스 증폭기 회로는 센스 증폭기 데이터 회선을 통해 상기 두 데이터 버스 회선에 연결된 판독 데이터 버스를 포함하고, 상기 방법은 상기 센스 증폭기 데이터 회선을 상기 두 데이터 버스 회선의 전위와 상이한 전위로 등화시키기 위하여 상기 센스 증폭기 회로에 상기 제 2 등화 신호를 인가하는 단계를 더 포함하는 다수 동작을 수행하는 방법.
  20. 오버랩 동작을 수행하기 위한 회로에 있어서,
    두 입력 회선상의 두 제어 신호를 수신하는 제 1 기록/복원 드라이버와,
    두 입력 회선상의 두 제어 신호를 수신하는 제 2 기록/복원 드라이버와,
    상기 제 1 기록/복원 드라이버 및 상기 제 2 기록/복원 드라이버에 연결된 센스 증폭기 회로
    를 포함하고,
    상기 센스 증폭기 회로는 입력 데이터를 수신하기 위해 제 1 및 제 2 데이터 버스 회선에 연결되고, 제 1 등화 신호를 수신하기 위한 제 1 등화 신호 회선 및, 제 2 등화 신호를 수신하기 위한 제 2 등화 신호를 포함하고, 상기 제 1 등화 신호및 상기 제 2 등화 신호를 기반으로 동작하므로써, 상기 제 1 및 제 2 데이터 버스 회선으로부터 데이터를 판독하는 동작, 상기 제 1 및 제 2 데이터 버스 회선으로 데이터를 기록하는 동작, 제 1 및 제 2 데이터 버스 회선을 등화 상태로 복원시키는 동작과 같이 적어도 후속되는 두 동작의 동시적인 오버랩을 허용하는 오버랩 동작을 수행 하는 회로.
  21. 제 20 항에 있어서,
    상기 센스 증폭기 회로는 상기 제 1 및 제 2 데이터 버스 회선과 판독 데이터 버스 사이에 연결된 센스 증폭기 데이터 회선을 포함하고, 상기 판독 동작 동안, 데이터는 스위치 신호를 기반으로 상기 증폭기 데이터 회선을 가로질러 상기 판독 데이터 버스로 전송되는 오버랩 동작을 수행하는 회로.
  22. 제 21 항에 있어서,
    상기 데이터가 상기 판독 데이터 버스상에 있는 동안, 상기 제 1 등화 신호 회선은 상기 데이터 버스 회선상의 복원 동작을 수행하기 위하여 상태를 변경하는 오버랩 동작을 수행하는 회로.
  23. 제 20 항에 있어서,
    상기 센스 증폭기는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 1 등화 신호는 상기 제 1 트랜지스터에 인가되고, 상기 제 2 등화 신호는 상기 제 2 트랜지스터에 인가되는 오버랩 동작을 수행하는 회로.
  24. 제 20 항에 있어서,
    상기 센스 증폭기 회로는 상기 제 1 및 제 2 데이터 버스 회선과 판독 데이터 버스 사이에 연결된 센스 증폭기 데이터 회선을 포함하고, 상기 제 2 등화 회선상에서 상기 제 2 등화 신호가 수신될 때, 상기 센스 증폭기 데이터 회선은 상기 제 1 및 제 2 데이터 버스 회선의 전위와 상이한 전위로 등화되는 오버랩 동작을 수행하는 회로.
KR1020000030979A 1999-06-17 2000-06-07 오버랩 동작의 수행 방법 및 회로 KR100351649B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/335,092 1999-06-17
US09/335,092 US6115308A (en) 1999-06-17 1999-06-17 Sense amplifier and method of using the same with pipelined read, restore and write operations

Publications (2)

Publication Number Publication Date
KR20010007257A KR20010007257A (ko) 2001-01-26
KR100351649B1 true KR100351649B1 (ko) 2002-09-11

Family

ID=23310234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000030979A KR100351649B1 (ko) 1999-06-17 2000-06-07 오버랩 동작의 수행 방법 및 회로

Country Status (4)

Country Link
US (1) US6115308A (ko)
JP (1) JP3628594B2 (ko)
KR (1) KR100351649B1 (ko)
TW (1) TW469439B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618307B2 (en) * 2001-09-05 2003-09-09 Sun Microsystems, Inc. Dynamic DRAM sense amplifier
US7046572B2 (en) * 2003-06-16 2006-05-16 International Business Machines Corporation Low power manager for standby operation of memory system
US20070024325A1 (en) * 2005-08-01 2007-02-01 Chung-Kuang Chen Sense amplifier with input offset compensation
US9978444B2 (en) * 2016-03-22 2018-05-22 Qualcomm Incorporated Sense amplifier enabling scheme

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078261A (en) * 1976-01-02 1978-03-07 Motorola, Inc. Sense/write circuits for bipolar random access memory
US4077031A (en) * 1976-08-23 1978-02-28 Texas Instruments Incorporated High speed address buffer for semiconductor memory
IT1249809B (it) * 1991-05-10 1995-03-28 St Microelectronics Srl Circuito di lettura a offset di corrente modulata o a sbilanciamento di corrente per celle di memorie programmabili
JPH07326192A (ja) * 1994-05-31 1995-12-12 Toshiba Micro Comput Eng Corp 半導体記憶装置
US5526314A (en) * 1994-12-09 1996-06-11 International Business Machines Corporation Two mode sense amplifier with latch
US5671187A (en) * 1995-06-07 1997-09-23 Texas Instruments Incorporated Storage circuit
JPH0973791A (ja) * 1995-09-06 1997-03-18 Fujitsu Ltd 増幅器
JP3277112B2 (ja) * 1996-01-31 2002-04-22 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
JP2001006354A (ja) 2001-01-12
TW469439B (en) 2001-12-21
KR20010007257A (ko) 2001-01-26
US6115308A (en) 2000-09-05
JP3628594B2 (ja) 2005-03-16

Similar Documents

Publication Publication Date Title
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
KR930010938B1 (ko) 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리
US4984206A (en) Random access memory with reduced access time in reading operation and operating method thereof
JPH0757466A (ja) 半導体集積回路
US5650970A (en) semiconductor memory device having a flash write function
US6297999B2 (en) Semiconductor memory device and method for setting stress voltage
US5289431A (en) Semiconductor memory device divided into blocks and operable to read and write data through different data lines and operation method of the same
KR19980080153A (ko) 고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법
KR102443599B1 (ko) 감지 증폭기 신호 부스트
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
JP3351643B2 (ja) 半導体メモリ装置及びその製造方法
KR100351649B1 (ko) 오버랩 동작의 수행 방법 및 회로
US6445621B1 (en) Dynamic data amplifier with built-in voltage level shifting
US7423923B2 (en) Capacitor supported precharging of memory digit lines
US6567326B2 (en) Semiconductor memory device
KR960000891B1 (ko) 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram
JPH1116384A (ja) 半導体集積回路
US6822917B2 (en) Data write circuit in memory system and data write method
US6836446B2 (en) Semiconductor memory device
US6212120B1 (en) Semiconductor memory device with less power consumption
US6434069B1 (en) Two-phase charge-sharing data latch for memory circuit
JPH0787035B2 (ja) 半導体記億装置
JPS62165787A (ja) 半導体記憶装置
JPH0198186A (ja) 同期型記憶装置
JPH0449194B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060725

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee