KR100340067B1 - Memory device having single port memory capable of reading and writing data at the same time - Google Patents
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Abstract
본 발명은 간단한 구조의 단일 포트 에스램 및 그를 제어하기 위한 다수의 제어블록들을 구비하여 이중 포트 에스램과 동일하게 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치에 있어서, 외부로부터 입력되는 메인클럭신호를 인가받아 상기 메인클럭신호의 제1 레벨의 펄스폭을 확장한 새로운 내부클럭신호를 발생하기 위한 내부클럭신호발생수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호에 응답하여 외부로부터 입력되는 쓰기 어드레스 및 읽기 어드레스를 선택적으로 출력하기 위한 선택수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호를 입력받아 데이터의 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하기 위한 로컬클럭신호발생수단; 상기 선택수단으로부터 선택되어 출력되는 어드레스에 의해 지정된 셀의 데이터를 상기 로컬클럭신호발생수단으로부터 출력되는 읽기로컬클럭신호에 응답하여 읽고, 상기 로컬클럭신호발생수단으로부터 출력되는 쓰기로컬클럭신호 및 외부로부터의 쓰기인에이블신호에 응답하여 상기 선택수단으로부터 선택되어 출력되는 쓰기 어드레스에 의해 지정된 셀에 쓰기 데이터를 쓰기하는 단일 포트 구조의 메모리; 및 상기 내부클럭신호발생수단으로부터 출력되는 상기 내부클럭신호에 응답하여 읽기 동작 시 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 래치하여 최종 읽기 데이터로 출력하기 위한래치수단을 포함하며, 상기 메인클럭신호의 상기 제1 레벨에서 읽기 동작을, 상기 제2 레벨에서 쓰기 동작을 각각 수행한다.The present invention provides a memory device capable of simultaneously writing or reading data while independently performing read and write operations in the same way as a dual port SRAM by including a single port SRAM having a simple structure and a plurality of control blocks for controlling the same. To this end, the present invention, in the memory device of a single port memory structure capable of performing a read and write operation on the data at the same time, the first level of the main clock signal by receiving a main clock signal input from the outside Internal clock signal generation means for generating a new internal clock signal having an extended pulse width of the internal clock signal; Selection means for selectively outputting a write address and a read address input from the outside in response to an internal clock signal output from the internal clock signal generation means; Local clock signal generation means for receiving an internal clock signal output from the internal clock signal generation means and generating a local clock signal for reading and writing data; The data of the cell specified by the address selected and outputted from the selection means is read in response to the read local clock signal output from the local clock signal generation means, and from the write local clock signal output from the local clock signal generation means and from the outside. A memory having a single port structure for writing write data to a cell designated by a write address selected and outputted from said selection means in response to a write enable signal of; And latch means for latching the data read from the memory of the single port structure and outputting the final read data in response to the internal clock signal output from the internal clock signal generating means. The read operation is performed at the first level and the write operation is performed at the second level.
Description
본 발명은 메모리 장치에 관한 것으로, 특히 1개의 단일 포트 에스램을 구비하여 이중 포트 에스램과 동일하게 동시에 데이터를 읽고 쓸 수 있는 단일 포트 에스램을 구비한 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly, to a memory device having a single port SRAM capable of simultaneously reading and writing data in the same manner as a dual port SRAM.
일반적으로, 단일 포트(single port) 에스램과 함께 데이터의 읽기 및 쓰기 동작이 동시에 이루어지는 이중 포트 에스램은 파이프라인 구조를 가지는 시스템에 많이 사용되며, 특히 선입선출메모리장치(FIFO, First In First Out)의 버퍼 메모리로 많이 사용된다.In general, dual port SRAMs, in which data read and write operations are performed simultaneously with a single port SRAM, are frequently used in a system having a pipeline structure. In particular, first in first out (FIFO) Used as a buffer memory for
이러한 이중 포트 에스램은 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있어야 하기 때문에 단일 포트 에스램에 비해 상대적으로 복잡한 구조를 가진다.This dual port esram has a relatively complicated structure compared to the single port esram because it must be able to write or read data simultaneously while performing read and write operations independently.
도 1은 이중 포트 에스램 구조의 메모리 장치에 대한 블럭 다이어그램도이다.1 is a block diagram of a memory device having a dual port SRAM structure.
도면에 도시된 바와 같이, 이중 포트 에스램을 채용한 메모리 장치는, 외부로부터 입력되는 클럭신호(CLK), 쓰기 어드레스(WA), 읽기 어드레스(RA), 쓰기 데이터(DIN) 및 쓰기인에이블신호(WEN)에 응답하여 쓰기 모드 시에 쓰기 포트에 실려있는 쓰기 데이터(DIN)를 쓰기 어드레스(WA)에 의해 지정되는 메모리 셀에 쓰고, 읽기 모드 시에 읽기 어드레스(RA)에 의해 지정된 메모리 셀에 저장된 데이터를 읽기 포트를 통해 출력데이터(DOUT)로 내보내는 이중 포트 에스램(100)으로 구성된다.As shown in the figure, a memory device employing dual port SRAM includes a clock signal CLK, a write address WA, a read address RA, a write data DIN, and a write enable signal input from an external device. In response to (WEN), the write data DIN loaded on the write port in the write mode is written to the memory cell designated by the write address WA, and in the memory cell designated by the read address RA in the read mode. It is composed of a dual port SRAM 100 that exports the stored data to the output data (DOUT) through the read port.
그러나, 도 1에 도시된 바와 같이 이중 포트 에스램을 사용하는 경우, 메모리 셀의 크기는 물론, 어드레스 디코더, 워드라인구동기, 센스증폭기 등을 모두 2개씩 사용하여 구성하기 때문에 전체 메모리 장치의 구현 면적이 커지게 된다. 또한, 읽기 및 쓰기 동작을 동시에 수행하기 위해 4개의 비트라인을 사용하기 때문에 그로 인한 전류 소모 또한 증가하게 된다.However, when the dual port SRAM is used as shown in FIG. 1, not only the size of the memory cell but also two address decoders, word line drivers, and sense amplifiers are used. Will become large. In addition, four bit lines are used to simultaneously perform read and write operations, resulting in increased current consumption.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 간단한 구조의 단일 포트 에스램 및 그를 제어하기 위한 다수의 제어블록들을 구비하여 이중 포트 에스램과 동일하게 읽기 및 쓰기 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있는 메모리 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and includes a single port SRAM having a simple structure and a plurality of control blocks for controlling the same, and independently perform read and write operations in the same manner as a dual port SRAM. Its purpose is to provide a memory device capable of writing or reading at the same time.
도 1은 이중 포트 에스램 구조의 메모리 장치에 대한 블럭 다이어그램도.1 is a block diagram of a memory device of a dual port SRAM structure.
도 2는 본 발명의 일실시예에 따른 단일 포트 에스램을 구비하여 구성된 메모리 장치의 블록다이어그램도.Figure 2 is a block diagram of a memory device configured with a single port SRAM in accordance with one embodiment of the present invention.
도 3은 본 발명의 일실시예에 따른 본 발명의 내부에 구비된 내부클럭신호발생기의 내부 회로도.3 is an internal circuit diagram of an internal clock signal generator provided in the present invention according to an embodiment of the present invention.
도 4는 본 발명의 일실시예에 따른 본 발명의 내부에 구비된 로컬클럭신호발생기의 일실시예적인 회로도.4 is an exemplary circuit diagram of a local clock signal generator provided in the present invention according to an embodiment of the present invention.
도 5는 본 발명의 메모리 장치에서 사용되는 클럭신호들에 대한 신호 타이밍도.5 is a signal timing diagram for clock signals used in the memory device of the present invention.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
100 : 이중 포트 에스램 200 : 내부클럭신호발생기100: dual port SRAM 200: internal clock signal generator
210 : 로컬클럭신호발생기 220 : 멀티플렉서210: local clock signal generator 220: multiplexer
230 : 단일 포트 에스램 240 : 래치230: single port esram 240: latch
상기 목적을 달성하기 위한 본 발명은, 데이터에 대한 읽기 및 쓰기 동작을 동시에 수행할 수 있는 단일 포트 메모리 구조의 메모리 장치에 있어서, 외부로부터 입력되는 메인클럭신호를 인가받아 상기 메인클럭신호의 제1 레벨의 펄스폭을확장한 새로운 내부클럭신호를 발생하기 위한 내부클럭신호발생수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호에 응답하여 외부로부터 입력되는 쓰기 어드레스 및 읽기 어드레스를 선택적으로 출력하기 위한 선택수단; 상기 내부클럭신호발생수단으로부터 출력되는 내부클럭신호를 입력받아 데이터의 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하기 위한 로컬클럭신호발생수단; 상기 선택수단으로부터 선택되어 출력되는 어드레스에 의해 지정된 셀의 데이터를 상기 로컬클럭신호발생수단으로부터 출력되는 읽기로컬클럭신호에 응답하여 읽고, 상기 로컬클럭신호발생수단으로부터 출력되는 쓰기로컬클럭신호 및 외부로부터의 쓰기인에이블신호에 응답하여 상기 선택수단으로부터 선택되어 출력되는 쓰기 어드레스에 의해 지정된 셀에 쓰기 데이터를 쓰기하는 단일 포트 구조의 메모리; 및 상기 내부클럭신호발생수단으로부터 출력되는 상기 내부클럭신호에 응답하여 읽기 동작 시 상기 단일 포트 구조의 메모리로부터 읽혀진 데이터를 래치하여 최종 읽기 데이터로 출력하기 위한 래치수단을 포함하여 이루어지며, 상기 메인클럭신호의 상기 제1 레벨에서 읽기 동작을, 상기 제2 레벨에서 쓰기 동작을 각각 수행하는 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a memory device having a single port memory structure capable of simultaneously performing a read and write operation on data, wherein the first clock signal is received by receiving a main clock signal input from an external device. Internal clock signal generation means for generating a new internal clock signal having an extended pulse width of the level; Selection means for selectively outputting a write address and a read address input from the outside in response to an internal clock signal output from the internal clock signal generation means; Local clock signal generation means for receiving an internal clock signal output from the internal clock signal generation means and generating a local clock signal for reading and writing data; The data of the cell specified by the address selected and outputted from the selection means is read in response to the read local clock signal output from the local clock signal generation means, and from the write local clock signal output from the local clock signal generation means and from the outside. A memory having a single port structure for writing write data to a cell designated by a write address selected and outputted from said selection means in response to a write enable signal of; And latching means for latching data read from the memory of the single port structure and outputting the final read data in response to the internal clock signal output from the internal clock signal generating means. The read operation is performed at the first level of the signal and the write operation is performed at the second level.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
본 발명은 외부로부터 입력되는 클럭신호의 '하이(HIGH)' 펄스 및 '로우(LOW)' 펄스에서 각각 읽기 또는 쓰기 동작을 수행함으로써, 외부에서는 이중포트 메모리의 기능을 동일하게 수행하는 것으로 인식하되, 실제 본 발명의 메모리 장치는 단일 포트 메모리로 구성된다.The present invention recognizes that the external port performs the same function as the dual port memory by performing a read or write operation on the 'HIGH' pulse and the 'LOW' pulse of the clock signal input from the outside. In practice, the memory device of the present invention is composed of a single port memory.
도 2는 본 발명의 일실시예에 따른 단일 포트 에스램을 구비하여 구성된 메모리 장치의 블록다이어그램도로서, 도면에 도시된 바와 같이 본 발명의 장치는, 외부로부터 입력되는 메인클럭신호(CLK)를 인가받아 상기 메인클럭신호(CLK)의 '하이'레벨의 펄스폭을 확장한 새로운 내부클럭신호(NEWCLK)를 발생하는 내부클럭신호발생기(200), 상기 내부클럭신호발생기(200)로부터 출력되는 내부 클럭신호(NEWCLK)에 응답하여 외부로부터 입력되는 쓰기 어드레스(WA) 및 읽기 어드레스(RA)를 선택적으로 출력하는 멀티플렉서(MUX, 220), 상기 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)를 입력받아 읽기 및 쓰기 동작을 위한 로컬클럭신호를 발생하는 로컬클럭신호발생기(210), 상기 로컬클럭신호발생기(210)로부터 출력되는 읽기로컬클럭신호(RCLK)에 응답하여 상기 멀티플렉서(200)에서 선택되어 출력되는 어드레스(ADR)에 의해 지정된 셀에 저장된 데이터를 읽어 출력하고, 상기 로컬클럭신호발생기(210)로부터 출력되는 쓰기로컬클럭신호(WCLK) 및 쓰기인에이블신호(WEN)에 응답하여 쓰기 데이터(DIN)를 상기 멀티플렉서(200)에서 선택되어 출력되는 어드레스(ADR)에 의해 지정된 셀에 쓰기하는 단일 포트 구조의 에스램(230) 및 상기 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)에 응답하여 읽기 동작 시 상기 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 래치하여 최종 읽기 데이터(DOUT)로 출력하기 위한 래치(240)를 포함하여 이루어지며, 메인클럭신호(CLK)의 '하이'펄스에서 읽기 동작을, '로우'펄스에서 쓰기 동작을 수행한다.FIG. 2 is a block diagram of a memory device having a single port SRAM according to an embodiment of the present invention. As shown in the drawing, the device of the present invention may be configured to receive a main clock signal CLK input from an external device. An internal clock signal generator 200 which generates a new internal clock signal NEWCLK, which is applied to extend the pulse width of the 'high' level of the main clock signal CLK, and is output from the internal clock signal generator 200 Multiplexers MUX 220 for selectively outputting a write address WA and a read address RA input in response to the clock signal NEWCLK, and an internal clock signal output from the internal clock signal generator 200. In response to the local clock signal generator 210 that receives NEWCLK) and generates a local clock signal for read and write operations, and a read local clock signal RCLK output from the local clock signal generator 210. The data stored in the cell designated by the address ADR selected by the multiplexer 200 is read and output, and the write local clock signal WCLK and the write enable signal outputted from the local clock signal generator 210 are output. SRAM 230 and the internal clock signal generator 200 having a single port structure for writing write data DIN to a cell designated by an address ADR selected and output from the multiplexer 200 in response to WEN). And a latch 240 for latching the data RAMOUT read from the single port SRAM 230 and outputting the final read data DOUT during a read operation in response to the internal clock signal NEWCLK. The read operation is performed at the 'high' pulse of the main clock signal CLK and the write operation is performed at the 'low' pulse.
여기서, 상기와 같이 구성된 본 발명에 따른 메모리 장치의 구성에 대해 아래에 보다 구체적으로 설명한다.Here, the configuration of the memory device according to the present invention configured as described above will be described in more detail below.
일반적인 메모리 장치의 경우 데이터의 쓰기 동작에 소요되는 쓰기 사이클보다 읽기 동작에 소요되는 읽기 사이클이 긴 데, 그 이유는 읽기 동작인 경우에 비트라인을 프리차지하고, 지정된 어드레스에 저장된 데이터를 출력부로 구동하는 데 많은 시간이 필요하기 때문이다. 따라서, 본 발명의 메모리 장치는 내부클럭신호발생기(200)에서 읽기 동작을 수행하는 메인클럭신호(CLK)의 '하이'펄스폭을 확장한 새로운 내부클럭신호(NEWCLK)를 발생한다.In a typical memory device, a read cycle takes longer than a write cycle for writing a data. The reason for this is to precharge a bit line in a read operation, and to drive data stored at a specified address to an output unit. Because it takes a lot of time. Therefore, the memory device of the present invention generates a new internal clock signal NEWCLK which extends the 'high' pulse width of the main clock signal CLK, which performs the read operation in the internal clock signal generator 200.
도 3은 상기 내부클럭신호발생기(200)의 일실시예적인 회로도로서, 메인클럭신호(CLK)를 소정 시간 지연하는 지연부(201), 상기 메인클럭신호(CLK) 및 상기 지연부(201)로부터 출력되는 지연된 메인클럭신호(CLK)를 입력받아 부정논리합하는 부정논리합게이트(202) 및 상기 부정논리합게이트(202)의 출력신호를 반전하여 새로운 내부클럭신호(NEWCLK)로 출력하는 인버터(203)로 구성된다.3 is an exemplary circuit diagram of the internal clock signal generator 200. The delay unit 201, the main clock signal CLK, and the delay unit 201 delay a main clock signal CLK by a predetermined time. The negative logic gate 202 that receives the delayed main clock signal CLK output from the negative logic logic gate 202 and the inverter 203 that inverts the output signal of the negative logic gate 202 and outputs the new internal clock signal NEWCLK. It consists of.
도 3을 참조하여, 내부클럭신호발생기(200)의 동작을 살펴보면, 먼저 외부로부터 인가되는 메인클럭신호(CLK)가 '로우'에서 '하이'로 천이하면 부정논리합게이트(202) 및 인버터(203)를 통해 '하이'의 내부클럭신호(NEWCLK)가 출력되고, 메인클럭신호(CLK)가 '하이'에서 '로우'로 천이하면 내부클럭신호(NEWCLK)는 지연부(201)에 의해 소정의 지연시간만큼 '하이'를 유지하다가 '로우'로 천이된다. 여기서, 지연부(201)의 지연시간은 메모리의 읽기 억세스 시간에 따라 결정된다.Referring to FIG. 3, referring to the operation of the internal clock signal generator 200, first, when the main clock signal CLK applied from the outside transitions from 'low' to 'high', the negative logic gate 202 and the inverter 203 will be described. When the internal clock signal NEWCLK of 'high' is outputted and the main clock signal CLK transitions from 'high' to 'low', the internal clock signal NEWCLK is predetermined by the delay unit 201. It keeps 'high' for the delay time and then transitions to 'low'. Here, the delay time of the delay unit 201 is determined according to the read access time of the memory.
다음으로, 도 4는 상기 로컬클럭신호발생기(210)의 일실시예적인 회로도로서, 도면을 참조하면 단일 포트 에스램(230)의 읽기 및 쓰기 동작 시 필요한 읽기로컬클럭신호(RCLK) 및 쓰기로컬클럭신호(WCLK)를 발생하기 위한 로컬클럭신호발생기(210)는 내부클럭신호(NEWCLK)를 입력받아 반전지연하기 위해 직렬연결된 3개의 인버터(211, 212, 213), 내부클럭신호(NEWCLK)와 상기 3개의 인버터(211, 212, 213)를 통해 지연된 내부클럭신호(NEWCLK)를 입력받아 부정논리곱하는 부정논리곱게이트(214), 상기 부정논리곱게이트(214)의 출력신호를 반전하여 읽기로컬클럭신호(RCLK)로 출력하는 인버터(215), 내부클럭신호(NEWCLK)를 입력받아 반전지연하기 위해 직렬연결된 3개의 인버터(216, 217, 218) 및 내부클럭신호(NEWCLK)와 상기 3개의 인버터(216, 217, 218)를 통해 지연된 내부클럭신호(NEWCLK)를 입력받아 부정논리합하여 쓰기로컬클럭신호(WCLK)를 출력하는 부정논리합게이트(219)로 구성된다.Next, FIG. 4 is an exemplary circuit diagram of the local clock signal generator 210. Referring to the drawings, the read local clock signal RCLK and the write local required for the read and write operations of the single port SRAM 230 are shown. The local clock signal generator 210 for generating the clock signal WCLK includes three inverters 211, 212, and 213 connected in series and an internal clock signal NEWCLK in order to receive an internal clock signal NEWCLK. A negative logic gate 214 that receives the delayed internal clock signal NEWCLK through the three inverters 211, 212, and 213, and negatively multiplies the output signals of the negative logic gate 214 to read local. Inverter 215 outputting the clock signal RCLK, three inverters 216, 217, and 218 connected in series and an internal clock signal NEWCLK and the three inverters connected in series to receive an inverted delay by receiving the internal clock signal NEWCLK. Delay the internal clock signal (NEWCLK) via (216, 217, 218). It is composed of a negative logic gate 219 that receives the negative logic sum and outputs a write local clock signal WCLK.
상기와 같이 구성되는 로컬클럭신호발생기의 동작은 아래와 같다.The operation of the local clock signal generator configured as described above is as follows.
먼저, 읽기로컬클럭신호(RCLK)는, 내부클럭신호(NEWCLK)가 '로우'에서 '하이'로 천이할 때 부정논리곱게이트(214)의 앞단에 연결된 3개의 인버터(211, 212, 213)를 통한 지연시간만큼의 '하이'펄스를 갖는 숏 펄스(short pulse)로 발생되고, 쓰기로컬클럭신호(WCLK)는, 내부클럭신호(NEWCLK)가 '하이'에서 '로우'로 천이할 때 부정논리합게이트(219)의 앞단에 연결된 3개의 인버터(216, 217, 218)를 통한 지연시간만큼의 '하이'펄스를 갖는 숏 펄스로 발생된다.First, the read local clock signals RCLK are three inverters 211, 212, and 213 connected to the front end of the negative logic gate 214 when the internal clock signal NEWCLK transitions from 'low' to 'high'. It is generated as a short pulse having a 'high' pulse as much as the delay time through, and the write local clock signal WCLK is negative when the internal clock signal NEWCLK transitions from 'high' to 'low'. It is generated as a short pulse having a 'high' pulse by the delay time through the three inverters 216, 217, 218 connected to the front end of the logic sum gate 219.
도 5는 본 발명의 메모리 장치에서 사용되는 클럭신호들에 대한 신호 타이밍도로서, 도면에 도시된 바와 같이 일정 주기의 구형파 신호인 메인클럭신호(CLK)와, 상기 내부클럭신호발생기(200)에서 '하이'펄스폭이 확장된 내부클럭신호(NEWCLK)와, 내부클럭신호(NEWCLK)의 '로우'에서 '하이'로의 천이 시 소정의 펄스폭을 갖는 숏 펄스의 읽기로컬클럭신호(RCLK) 및 내부클럭신호(NEWCLK)의 '하이'에서 '로우'로의 천이 시 소정의 펄스폭을 갖는 숏 펄스의 쓰기로컬클럭신호(WCLK)에 대한 신호 타이밍이 도시되어 있다.FIG. 5 is a signal timing diagram for clock signals used in the memory device of the present invention. As shown in the figure, the main clock signal CLK, which is a square wave signal of a predetermined period, and the internal clock signal generator 200 may be used. Internal clock signal (NEWCLK) with extended 'high' pulse width, and short local read local clock signal (RCLK) with a predetermined pulse width when transitioning from 'low' to 'high' of internal clock signal (NEWCLK) and The signal timing for the write local clock signal WCLK of the short pulse having a predetermined pulse width when the transition from the high to the low of the internal clock signal NEWCLK is shown.
한편, 도 2에 도시된 멀티플렉서(220)는 내부클럭신호발생기(200)로부터 출력되는 내부클럭신호(NEWCLK)에 따라 외부로부터 인가되는 쓰기 어드레스(WA) 및 읽기 어드레스(RA)를 선택하여 단일 포트 에스램(230)으로 출력하되, 내부클럭신호(NEWCLK)가 '하이'인 경우에는 읽기 어드레스(RA)를 선택하여 출력하고, 내부클럭신호(NEWCLK)가 '로우'인 경우에는 쓰기 어드레스(WA)를 선택하여 출력한다.Meanwhile, the multiplexer 220 shown in FIG. 2 selects a write address WA and a read address RA applied from the outside according to the internal clock signal NEWCLK output from the internal clock signal generator 200 to select a single port. If the internal clock signal NEWCLK is 'high', the read address RA is selected and output. If the internal clock signal NEWCLK is low, the write address WA is output to the SRAM 230. Select) to print.
다음으로, 도 2의 래치(240)는 읽기 동작 시 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 저장하고, 쓰기 동작 시 그 이전에 읽었던 데이터의 손실을 막기 위한 것으로, 구체적으로 내부클럭신호(NEWCLK)가 '하이'인 읽기 동작 시에는 단일 포트 에스램(230)으로부터 읽혀진 데이터(RAMOUT)를 입력받아 저장하고, 내부클럭신호(NEWCLK)가 '로우'인 쓰기 동작 시에는 단일 포트 에스램(230)으로부터 데이터를 차단하여 저장된 읽기 데이터를 그대로 유지하게 된다.Next, the latch 240 of FIG. 2 is used to store data RAMOUT read from the single port SRAM 230 in a read operation, and to prevent loss of data previously read in the write operation, and specifically, an internal clock. In the case of a read operation in which the signal NEWCLK is 'high', the data RAMOUT received from the single port SRAM 230 is input and stored, and in a write operation in which the internal clock signal NEWCLK is 'low', the single port S is received. Blocking data from the RAM 230 maintains the stored read data as it is.
그리고, 본 발명의 단일 포트 에스램(230)은 잘 알려진 바와 같이 6개의 트랜지스터, 즉 2개의 풀다운 트랜지스터, 2개의 억세스 트랜지스터, 및 2개의 풀업트랜지스터로 구성되는 단일 포트 에스램 셀들로 이루어진다.The single port SRAM 230 of the present invention, as is well known, consists of single port SRAM cells consisting of six transistors, namely two pull-down transistors, two access transistors, and two pull-up transistors.
마지막으로, 상기와 같이 구성되어 동작하는 본 발명의 메모리 장치와 종래의 이중 포트 에스램을 면적 및 전류 소모의 측면에서 비교한 결과를 아래 표 1에 도시하였다.Finally, Table 1 below shows a result of comparing the memory device of the present invention configured and operated as described above in terms of area and current consumption.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 첫째, 단일 포트 에스램의 작은 면적으로 이중 포트 메모리의 기능을 수행함으로써 칩 면적을 줄이고, 그에 따라 높은 수율을 얻을 수 있으며, 둘째, 전류 소모를 줄여 열에 민감한 칩의 특성을 개선할 수 있고, 셋째, 복잡한 이중 포트 에스램 대신에 비교적 간단한 구조의 단일 포트 에스램을 사용함으로써 칩의 테스트성(testability)을 높여 칩의 생산 단가를 낮출수 있는 효과가 있다.According to the present invention made as described above, first, the chip area can be reduced by performing the function of the dual port memory with a small area of the single port SRAM, and thus, a high yield can be obtained. Characteristics can be improved, and thirdly, by using a single port SRAM having a relatively simple structure instead of a complex dual port SRAM, it is possible to increase the testability of the chip and lower the production cost of the chip.
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