KR100319633B1 - Manufacturing method for mos transistor - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 문턱전압조절용 불순물 이온을 소스 및 드레인 형성영역에도 주입하여 모스 트랜지스터의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 더미 게이트를 포함하는 모스 트랜지스터를 형성하는 단계와; 상기 모스 트랜지스터의 소스 및 드레인영역을 단결정성장시켜 상기 더미 게이트와는 게이트 측벽에 의해 분리되는 고농도 소스 및 드레인을 형성시키는 단계와; 상기 더미 게이트를 제거하여 채널영역인 기판을 노출시키는 단계와; 상기 구조의 상부에 버퍼산화막을 증착하고, 그 버퍼산화막을 이온주입버퍼로 사용하는 이온주입공정으로 상기 채널영역에 문턱전압 조절용 불순물 이온을 이온주입하는 단계와; 상기 버퍼산화막을 제거하고, 상기 채널영역의 상부에 게이트산화막과 금속 게이트전극을 형성하는 단계로 구성되어 문턱전압 조절용 불순물 이온을 채널영역에만 주입함으로써, 모스 트랜지스터의 특성이 열화되는 것을 방지하는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor manufacturing method has a problem that the characteristics of the MOS transistor is deteriorated by implanting impurity ions for the threshold voltage to the source and drain formation region. In view of the above problems, the present invention includes the steps of forming a MOS transistor including a dummy gate on the substrate; Monocrystalline growth of the source and drain regions of the MOS transistor to form a high concentration source and drain separated from the dummy gate by a gate sidewall; Removing the dummy gate to expose a substrate, which is a channel region; Depositing a buffer oxide film on the structure, and implanting impurity ions for controlling the threshold voltage in the channel region by an ion implantation process using the buffer oxide film as an ion implantation buffer; Removing the buffer oxide film and forming a gate oxide film and a metal gate electrode on the channel region, thereby implanting impurity ions for threshold voltage into only the channel region, thereby preventing deterioration of characteristics of the MOS transistor. have.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 모스 트랜지스터의 문턱전압을 결정하는 채널이온주입을 채널영역에만 실시하여 기판의 손상을 줄임과 아울러 소스 및 드레인의 게이트 하부로의 확산을 방지하여 단채널효과를 방지할 수 있는 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, and in particular, the channel ion implantation that determines the threshold voltage of the MOS transistor is performed only in the channel region, thereby reducing damage to the substrate and preventing diffusion of the source and drain under the gate. It relates to a MOS transistor manufacturing method that can prevent the effect.
도1a 내지 도1e는 종래 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역을 정의한 후, 그 소자형성영역에 문턱전압조절용 이온을 주입하고, 소자형성영역의 상부에 더미게이트를 갖는 모스 트랜지스터를 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(8)을 증착하고, 그 절연막(8)을 평탄화하여 상기 모스 트랜지스터의 더미게이트전극인 다결정실리콘(4)을 노출시키는 단계(도1b)와; 상기 노출된 다결정실리콘(4)과 그 하부의 더미게이트산화막(3)을 순차적으로 식각하는 단계(도1c)와; 상기 더미게이트산화막(3)이 식각되어 노출된 기판(1)을 산화시켜 게이트산화막(9)을 형성한 후, 상기 구조의 상부전면에 금속막(10)을 증착하는 단계(도1d)와; 상기 금속막(10)을 평탄화하여 상기 측벽(6)의 사이에 위치하며 그 상부면이 상기 절연막(8)의 상부와 동일평면상에 위치하는 금속게이트전극(11)을 형성하는 단계(도1e)로 이루어진다.1A to 1E show a cross-sectional view of a conventional MOS transistor fabrication process. As shown in FIG. 1, a field oxide film 2 is formed on a substrate 1 to define an element formation region, and then a threshold voltage control ion is formed in the element formation region. Implanting and forming a MOS transistor having a dummy gate over the device formation region (FIG. 1A); Depositing an insulating film (8) on the upper surface of the structure, and planarizing the insulating film (8) to expose polycrystalline silicon (4), which is a dummy gate electrode of the MOS transistor (FIG. 1B); Sequentially etching the exposed polysilicon (4) and the dummy gate oxide film (3) thereunder (FIG. 1C); Etching the exposed substrate 1 by etching the dummy gate oxide film 3 to form a gate oxide film 9, and then depositing a metal film 10 on the upper surface of the structure (FIG. 1D); Planarizing the metal film 10 to form a metal gate electrode 11 positioned between the sidewalls 6 and having a top surface coplanar with an upper surface of the insulating film 8 (FIG. 1E). )
이하, 상기와 같이 구성된 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the conventional MOS transistor manufacturing method configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 일부에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 그 산화막을 평탄화하여 필드산화막(2)을 형성하여 소자형성영역을 정의한다.First, as shown in FIG. 1A, a trench is formed in a part of the substrate 1, an oxide film is deposited on the upper surface of the substrate 1 on which the trench is formed, and the oxide film is planarized to form a field oxide film 2. To define the device formation region.
그 다음, 상기 소자형성영역에 모스 트랜지스터의 문턱전압을 결정하는 채널이온주입을 실시한다.Then, channel ion implantation is performed in the element formation region to determine the threshold voltage of the MOS transistor.
그 다음, 상기 소자형성영역의 상부전면에 더미 게이트산화막(3)과 다결정실리콘(4)을 순차적으로 증착한 다음 패터닝하여 더미 게이트를 형성한다.Next, the dummy gate oxide film 3 and the polysilicon 4 are sequentially deposited on the upper surface of the device formation region and then patterned to form a dummy gate.
그 다음, 불순물 이온주입을 통해 상기 더미 게이트의 측면 기판(1) 하부에 저농도 소스 및 드레인(5)을 형성한다.Next, a low concentration source and drain 5 are formed under the side substrate 1 of the dummy gate through impurity ion implantation.
그 다음, 상기 구조의 상부전면에 질화막을 증착한 다음, 그 질화막을 건식식각하여 게이트 측벽(6)을 형성한 다음, 이온주입공정을 통해 상기 측벽(6)의 측면 기판하부에 고농도 소스 및 드레인(7)을 형성하여 더미 게이트를 포함하는 LDD구조의 모스 트랜지스터를 제조한다.Next, a nitride film is deposited on the upper surface of the structure, and then the nitride film is dry-etched to form a gate sidewall 6, and then a high concentration source and drain is formed under the side substrate of the sidewall 6 through an ion implantation process. (7) is formed to manufacture a MOS transistor of an LDD structure including a dummy gate.
그 다음, 도1b에 도시한 바와 같이 상기 더미 게이트를 포함하는 모스 트랜지스터의 상부전면에 절연막(8)을 증착하고, 그 절연막(8)을 화학적 기계적 연마공정을 통해 평탄화하여 상기 더미 게이트의 상부인 다결정실리콘(4)을 노출시킨다.Next, as shown in FIG. 1B, an insulating film 8 is deposited on the upper surface of the MOS transistor including the dummy gate, and the insulating film 8 is planarized through a chemical mechanical polishing process to form an upper portion of the dummy gate. Polycrystalline silicon 4 is exposed.
그 다음, 도1c에 도시한 바와 같이 상기 노출된 다결정실리콘(4)을 식각하여 그 하부의 더미 게이트산화막(3)을 노출시키고, 그 노출된 더미 게이트산화막(3)을 식각하여 채널영역을 노출시킨다.Next, as shown in FIG. 1C, the exposed polysilicon 4 is etched to expose the dummy gate oxide film 3 underneath, and the exposed dummy gate oxide film 3 is etched to expose the channel region. Let's do it.
그 다음, 도1d에 도시한 바와 같이 상기 노출된 기판(1)영역을 산화시켜 게이트산화막(9)을 형성하고, 그 구조의 상부전면에 금속막(10)을 증착한다.Next, as shown in FIG. 1D, the exposed substrate 1 region is oxidized to form a gate oxide film 9, and the metal film 10 is deposited on the upper surface of the structure.
그 다음, 도1e에 도시한 바와 같이 상기 증착된 금속막(10)을 평탄화하여 상기 다결정실리콘(4)이 식각된 영역에 금속 게이트전극(11)을 형성하여 금속 게이트전극을 갖는 모스 트랜지스터를 제조하게 된다.Next, as illustrated in FIG. 1E, the deposited metal film 10 is planarized to form a metal gate electrode 11 in a region where the polysilicon 4 is etched to manufacture a MOS transistor having a metal gate electrode. Done.
그러나, 상기와 같은 종래 모스 트랜지스터 제조방법은 채널이온주입을 채널영역 뿐만아니라 소스 및 드레인이 형성될 영역에도 주입되어 모스 트랜지스터의 특성이 열화될 뿐만 아니라 소스 및 드레인 형성 후, 열처리 공정에서 그 소스 및 드레인이 게이트의 하부측으로 확산되어 단채널효과를 발생시키는 문제점이 있었다.However, in the conventional method of manufacturing a MOS transistor, the channel ion implantation is implanted not only in the channel region but also in the region where the source and drain are to be formed, thereby deteriorating the characteristics of the MOS transistor as well as forming the source and drain in the heat treatment process. The drain is diffused to the lower side of the gate, causing a short channel effect.
이와 같은 문제점을 감안한 본 발명은 채널이온을 채널영역에만 형성함과 아울러 단채널효과의 발생을 억제할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a MOS transistor manufacturing method capable of forming channel ions only in a channel region and suppressing occurrence of a short channel effect.
도1a 내지 도1e는 종래 모스 트랜지스터 제조공정 수순단면도.1A to 1E are cross-sectional views of a conventional MOS transistor manufacturing process.
도2a 내지 도2f는 본 발명 모스 트랜지스터 제조공정 수순단면도.2A to 2F are cross-sectional views of a MOS transistor manufacturing process of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:더미 게이트산화막 4:다결정실리콘3: dummy gate oxide film 4: polycrystalline silicon
5:저농도 소스 및 드레인 6:측벽5: Low concentration source and drain 6: Side wall
7,8:고농도 소스 및 드레인 9:절연막7,8: high concentration source and drain 9: insulating film
10:버퍼산화막 11:게이트산화막10: buffer oxide film 11: gate oxide film
12:금속 게이트전극12: metal gate electrode
상기와 같은 목적은 기판의 상부에 더미 게이트를 포함하는 모스 트랜지스터를 형성하는 단계와; 상기 모스 트랜지스터의 소스 및 드레인영역을 단결정성장시켜 상기 더미 게이트와는 게이트 측벽에 의해 분리되는 고농도 소스 및 드레인을 형성시키는 단계와; 상기 더미 게이트를 제거하여 채널영역인 기판을 노출시키는 단계와; 상기 구조의 상부에 버퍼산화막을 증착하고, 그 버퍼산화막을 이온주입버퍼로 사용하는 이온주입공정으로 상기 채널영역에 문턱전압 조절용 불순물 이온을 이온주입하는 단계와; 상기 버퍼산화막을 제거하고, 상기 채널영역의 상부에 게이트산화막과 금속 게이트전극을 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to form a MOS transistor including a dummy gate on top of the substrate; Monocrystalline growth of the source and drain regions of the MOS transistor to form a high concentration source and drain separated from the dummy gate by a gate sidewall; Removing the dummy gate to expose a substrate, which is a channel region; Depositing a buffer oxide film on the structure, and implanting impurity ions for controlling the threshold voltage in the channel region by an ion implantation process using the buffer oxide film as an ion implantation buffer; It is achieved by removing the buffer oxide film and forming a gate oxide film and a metal gate electrode on the channel region, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2f는 본 발명 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 더미 게이트를 포함하는 모스 트랜지스터를 형성하는 단계(도2a)와; 상기 모스 트랜지스터의 고농도 소스 및 드레인(7)의 상부에 도핑된 단결정 실리콘을 성장시켜 고농도 소스 및 드레인(8)을 상기 모스 트랜지스터의 게이트 측벽(6)의 측면으로 확장시키는 단계(도2b)와; 상기 구조의 상부전면에 절연막을 증착하고, 평탄화하여 상기 필드산화막(2)의 상부에 위치하며 그 상부면이 상기 고농도 소스 및 드레인(8)의 상부면과 동일 평면상에 위치하는 절연막 패턴(9)을 형성하는 단계(도2c)와; 상기 모스 트랜지스터의 더미게이트인 다결정실리콘(4)을 식각하고, 그 하부의 더미 게이트산화막(3)을 식각하여 모스 트랜지스터의 채널영역을 노출시키는 단계(도2d)와; 상기 구조의 상부에 버퍼산화막(10)을 증착하고, 그 버퍼산화막(10)을 통해 상기 노출된 기판(1)영역인 채널영역에 문턱전압 조절용 이온을 주입하는 단계(도2e)와; 상기 버퍼산화막(10)을 제거하고 상기 노출된 기판(1)을 산화시켜 게이트산화막(11)을 형성하고, 그 구조의 상부에 금속을 증착하고, 평탄화하여 금속게이트전극(12)을 형성하는 단계(도2f)로 구성된다.2A to 2F are sectional views of the manufacturing process of the MOS transistor according to the present invention. As shown in the drawing, a field oxide film 2 is formed on a part of the substrate 1 to define an element formation region, and a dummy gate is formed in the element formation region. Forming a MOS transistor comprising a (FIG. 2A); Growing doped single crystal silicon on top of the high concentration source and drain (7) of the MOS transistor to extend the high concentration source and drain (8) to the side of the gate sidewall (6) of the MOS transistor (FIG. 2B); An insulating film is deposited on the upper surface of the structure, and planarized to be positioned on top of the field oxide film 2 and the upper surface thereof is disposed on the same plane as the upper surface of the high concentration source and drain 8. Forming a step (Fig. 2c); Etching polycrystalline silicon (4), which is a dummy gate of the MOS transistor, and etching a dummy gate oxide film (3) thereunder to expose a channel region of the MOS transistor (FIG. 2D); Depositing a buffer oxide film (10) on top of the structure, and implanting threshold voltage control ions into the channel region, the exposed substrate (1) region, through the buffer oxide film (FIG. 2E); Removing the buffer oxide film 10 and oxidizing the exposed substrate 1 to form a gate oxide film 11, depositing a metal on top of the structure, and planarizing to form a metal gate electrode 12. It consists of (FIG. 2F).
이하, 상기와 같이 구성된 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the MOS transistor manufacturing method of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 일부영역에 트랜치를 형성하고, 그 기판(1)의 상부에 산화막을 증착한 후, 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성한다.First, as shown in FIG. 2A, a trench is formed in a portion of the substrate 1, an oxide film is deposited on the substrate 1, and then planarized to form a field oxide film 2 positioned in the trench. do.
그 다음, 그 다음, 상기 소자형성영역에 모스 트랜지스터의 문턱전압을 결정하는 채널이온주입을 실시한다.Next, channel ion implantation is performed in the element formation region to determine the threshold voltage of the MOS transistor.
그 다음, 상기 소자형성영역의 상부전면에 더미 게이트산화막(3)과 다결정실리콘(4)을 순차적으로 증착한 다음 패터닝하여 더미 게이트를 형성한다.Next, the dummy gate oxide film 3 and the polysilicon 4 are sequentially deposited on the upper surface of the device formation region and then patterned to form a dummy gate.
그 다음, 불순물 이온주입을 통해 상기 더미 게이트의 측면 기판(1) 하부에 저농도 소스 및 드레인(5)을 형성한다.Next, a low concentration source and drain 5 are formed under the side substrate 1 of the dummy gate through impurity ion implantation.
그 다음, 상기 구조의 상부전면에 질화막을 증착한 다음, 그 질화막을 건식식각하여 게이트 측벽(6)을 형성한 다음, 이온주입공정을 통해 상기 측벽(6)의 측면 기판하부에 고농도 소스 및 드레인(7)을 형성하여 더미 게이트를 포함하는 LDD구조의 모스 트랜지스터를 제조한다.Next, a nitride film is deposited on the upper surface of the structure, and then the nitride film is dry-etched to form a gate sidewall 6, and then a high concentration source and drain is formed under the side substrate of the sidewall 6 through an ion implantation process. (7) is formed to manufacture a MOS transistor of an LDD structure including a dummy gate.
그 다음, 도2b에 도시한 바와 같이 상기 모스 트랜지스터의 고농도 소스 및 드레인(7)의 상부에 도핑된 단결정 실리콘을 성장시킨다. 이때의 결정성장법은 단결정실리콘인 고농도 소스 및 드레인(7)의 상부에서만 일어나므로, 상기 측벽(6)의 측면에 접하는 고농도 소스 및 드레인(8)을 선택적으로 형성할 수 있게 된다.Then, as shown in FIG. 2B, doped single crystal silicon is grown on the high concentration source and drain 7 of the MOS transistor. At this time, the crystal growth method occurs only at the top of the high concentration source and drain 7 which are single crystal silicon, and thus the high concentration source and drain 8 in contact with the side surface of the sidewall 6 can be selectively formed.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 화학적 기계적 연마를 통하여 상기 필드산화막(2)의 상부에 위치하며 그 상부면이 상기 고농도 소스 및 드레인(8)의 상부면과 동일 평면상에 위치하는 절연막패턴(9)을 형성한다.Then, as shown in FIG. 2C, an insulating film is deposited on the upper surface of the structure, and is placed on the top of the field oxide film 2 through chemical mechanical polishing, and the upper surface of the high concentration source and drain 8 is formed. The insulating film pattern 9 is formed on the same plane as the upper surface.
그 다음, 도2d에 도시한 바와 같이 상기 모스 트랜지스터의 더미게이트인 다결정실리콘(4)을 식각하고, 그 하부의 더미 게이트산화막(3)을 식각하여 모스 트랜지스터의 채널영역인 기판(1)을 노출시킨다.Next, as shown in FIG. 2D, the polysilicon 4, which is a dummy gate of the MOS transistor, is etched, and the dummy gate oxide film 3 below is etched to expose the substrate 1, which is a channel region of the MOS transistor. Let's do it.
그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부에 버퍼산화막(10)을 증착한다. 이때의 버퍼산화막(10)은 상기 다결정실리콘(4)과 더미 게이트산화막(3)이 식각된 영역이 완전히 채워지지 않도록 얇게 증착한다.Next, as shown in Fig. 2E, a buffer oxide film 10 is deposited on top of the structure. In this case, the buffer oxide film 10 is thinly deposited so that the regions where the polysilicon 4 and the dummy gate oxide film 3 are etched are not completely filled.
그 다음, 상기 증착한 버퍼산화막(10)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 노출된 기판(1)영역인 채널영역에 문턱전압 조절용 이온을 주입한다.Subsequently, in the ion implantation process using the deposited buffer oxide film 10 as an ion implantation mask, ions for controlling the threshold voltage are implanted into the channel region, which is the exposed substrate 1 region.
그 다음, 도2f에 도시한 바와 같이 상기 버퍼산화막(10)을 제거하고 상기 노출된 기판(1)을 산화시켜 게이트산화막(11)을 형성하고, 그 구조의 상부에 금속을 증착하고, 평탄화하여 금속게이트전극(12)을 형성하여 모스 트랜지스터를 제조한다.Next, as shown in FIG. 2F, the buffer oxide film 10 is removed and the exposed substrate 1 is oxidized to form a gate oxide film 11, a metal is deposited on top of the structure, and planarized. The metal gate electrode 12 is formed to manufacture a MOS transistor.
상기한 바와 같이 본 발명은 게이트의 측면에 측벽으로 인해 게이트전극과 분리되는 고농도 소스 및 드레인을 형성하여 모스 트랜지스터의 단채널 효과의 발생을 억제함과 아울러 상기 기판의 상부에 위치하는 고농도 소스 및 드레인의 사이에 위치하던 더미 게이트를 제거하고, 채널영역에만 문턱전압조절용 불순물 이온을 주입함으로써, 모스 트랜지스터의 특성이 열화되는 것을 방지하는 효과가 있다.As described above, the present invention forms a high concentration source and a drain separated from the gate electrode due to sidewalls on the side of the gate, thereby suppressing occurrence of the short channel effect of the MOS transistor, and a high concentration source and drain located on the substrate. By removing the dummy gate positioned between and injecting the impurity ions for the threshold voltage only in the channel region, there is an effect of preventing the deterioration of the characteristics of the MOS transistor.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048312A KR100319633B1 (en) | 1999-11-03 | 1999-11-03 | Manufacturing method for mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990048312A KR100319633B1 (en) | 1999-11-03 | 1999-11-03 | Manufacturing method for mos transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045139A KR20010045139A (en) | 2001-06-05 |
| KR100319633B1 true KR100319633B1 (en) | 2002-01-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990048312A KR100319633B1 (en) | 1999-11-03 | 1999-11-03 | Manufacturing method for mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100319633B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442780B1 (en) * | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | Method of manufacturing short-channel transistor in semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467642B1 (en) * | 2001-12-21 | 2005-01-24 | 동부전자 주식회사 | Fabricating method of semiconductor device |
| KR101716113B1 (en) | 2010-11-03 | 2017-03-15 | 삼성전자 주식회사 | Semiconductor device and method of manufacturing thereof |
-
1999
- 1999-11-03 KR KR1019990048312A patent/KR100319633B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442780B1 (en) * | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | Method of manufacturing short-channel transistor in semiconductor device |
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| Publication number | Publication date |
|---|---|
| KR20010045139A (en) | 2001-06-05 |
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