KR100317636B1 - A thin film transister, Semiconduct layer of a thin film transister and fabricating the same - Google Patents
A thin film transister, Semiconduct layer of a thin film transister and fabricating the same Download PDFInfo
- Publication number
- KR100317636B1 KR100317636B1 KR1019990001125A KR19990001125A KR100317636B1 KR 100317636 B1 KR100317636 B1 KR 100317636B1 KR 1019990001125 A KR1019990001125 A KR 1019990001125A KR 19990001125 A KR19990001125 A KR 19990001125A KR 100317636 B1 KR100317636 B1 KR 100317636B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor layer
- thin film
- insulating layer
- ion
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 72
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 37
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- 238000002425 crystallisation Methods 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000005224 laser annealing Methods 0.000 claims description 5
- 229910052681 coesite Inorganic materials 0.000 claims description 4
- 229910052906 cristobalite Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052682 stishovite Inorganic materials 0.000 claims description 4
- 229910052905 tridymite Inorganic materials 0.000 claims description 4
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 14
- 239000010408 film Substances 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 3
- -1 germanium ions Chemical class 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000010517 secondary reaction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 폴리실리콘으로 형성된 반도체층을 갖는 박막트랜지스터에 관한 것으로 더욱 자세히 설명하면, 비정질실리콘 반도체층에 모빌리티(Mobility)가 높은 물질을 이온도핑함과 동시에 결정화 함으로써 반도체층의 모빌리티를 향상시키고, 또한 상기 이온도핑과정 중 소정의 반응에 의해 상기 이온도핑된 반도체층 위에 성장한 우수한 실리콘 산화막을 절연층으로 활용함으로써, 반도체층과 절연막 간에 생길 수 있는 계면 부정합이 없음으로 전자의 트랩준위 또한 없애주어, 전자의 빠른 모빌리티에 의한 소자의 개선된 동작특성을 기대할 수 있다.The present invention relates to a thin film transistor having a semiconductor layer formed of polysilicon. In more detail, the mobility of a semiconductor layer is improved by ion doping and crystallizing a material having a high mobility in the amorphous silicon semiconductor layer. By utilizing the excellent silicon oxide film grown on the ion-doped semiconductor layer by the predetermined reaction during the ion doping process as an insulating layer, there is no interface mismatch between the semiconductor layer and the insulating film, thereby eliminating the trap level of the electrons, The improved mobility of the device can be expected due to its fast mobility.
Description
본 발명은 박막트랜지스터 관한 것으로서, 특히 박막트랜지스터의 반도체층을 흐르는 전하의 전계효과 이동도를 향상시킬 뿐만 아니라, 오프커런트 특성을 낮출 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, and more particularly, to a thin film transistor and a method of manufacturing the same, which not only improve the field effect mobility of charge flowing through the semiconductor layer of the thin film transistor, but also reduce the off-current characteristics.
일반적으로, 박막트랜지스터(Thin Film Transistor ; 이하, TFT라고 칭함)를 구성하는 요소중 활성층(Active layer)인 반도체층은 결정 격자의 주기성이 없는 수소를 포함한 비정질 실리콘을 사용하거나, 다결정 고체인 폴리실리콘을 사용한다.In general, the semiconductor layer, which is an active layer among the elements constituting a thin film transistor (hereinafter, referred to as TFT), uses amorphous silicon containing hydrogen having no periodicity of crystal lattice, or polysilicon which is a polycrystalline solid. Use
이때, 스윗칭소자로서 수소를 포함한 비정질 실리콘을 사용할 경우에 특히 빛에 노출된다면 광전변환에 의해 포토 커런트가 발생하여 스윗칭소자의 동작을 주도하는 온-커런트를 낮추는 역할을 하게 된다.In this case, in the case of using amorphous silicon containing hydrogen as the switching device, when exposed to light, photo current is generated by photoelectric conversion, thereby lowering the on-current driving the switching device.
그러나, 반도체층이 빛에 노출되지 않도록 하여도 비정질 실리콘 특유의 비주기적인 격자특성 때문에 표면에 댕글링 본드(Dangling bond)와 같은 디펙트(defect)가 많이 형성되기 때문에 전자의 흐름이 원활하지 못하여 소자의 동작특성이 좋지않다.However, even if the semiconductor layer is not exposed to light, electrons are not smooth because a large number of defects such as dangling bonds are formed on the surface due to the non-periodic lattice characteristic of amorphous silicon. The operating characteristics of the device are not good.
이에 반해 상기 비정질 실리콘에 비해 표면에 디팩트가 적은 폴리실리콘을 반도체층으로 사용할 경우 박막트랜지스터의 동작속도는 상기 비정질 실리콘의 반도체층에 비해 약 100 ∼200배 빠르다.In contrast, when polysilicon having less defects on the surface of the silicon is used as the semiconductor layer, the operating speed of the thin film transistor is about 100 to 200 times faster than the semiconductor layer of the amorphous silicon.
이러한 폴리실리콘층을 반도체층으로 사용한 스윗칭 박막트랜지스터는 굉장히 빠른 동작특성을 보임으로 외부의 고속구동 집적회로와 연동하여 충분히 동작할 수 있음으로 대면적의 액정표시소자와 같은 실시간의 화상정보를 보이는 장치에 알맞은 스윗칭 소자가 될 것이다.The switching thin film transistor using the polysilicon layer as a semiconductor layer exhibits extremely fast operation characteristics and can operate in conjunction with an external high-speed driving integrated circuit to show real-time image information such as a large area liquid crystal display device. It will be a suitable switching device for the device.
이러한 폴리실리콘층은 여러 제조방법이 있으나, 실리콘층을 결정화 하는 과정 중 열에 의한 유리 기판의 영향을 고려하여,일반적으로 저온처리가 가능하고 비교적 공정이 간단한 레이저 방법을 사용한다.The polysilicon layer has a number of manufacturing methods, but in consideration of the influence of the glass substrate due to heat during the crystallization process of the silicon layer, a low temperature treatment and relatively simple laser method is used.
이하 첨부한 도면을 참조하여 폴리실리콘을 반도체층으로 상용한 종래의 박막트랜지스터 제조방법을 설명하도록 한다.Hereinafter, a conventional thin film transistor manufacturing method using polysilicon as a semiconductor layer will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 종래의 스위치 박막트랜지스터의 스위치반도체층을 폴리실리콘으로 성하는 제조 공정을 나타낸 단면도로서, 도 1a에 도시한 바와 같이 투명한 유리기판(10)위에 절연물질을 증착하여 절연층(12)을 형성한 후, 상기 절연층(12)상에 수소화된 비정질실리콘을 증착하여 반도체층(14)을 형성한다.1A to 1D are cross-sectional views illustrating a manufacturing process of forming a switch semiconductor layer of a conventional switch thin film transistor using polysilicon, and as shown in FIG. 1A, an insulating material is deposited on a transparent glass substrate 10. 12), hydrogenated amorphous silicon is deposited on the insulating layer 12 to form a semiconductor layer 14.
도 1b에서와 같이, 상기 수소를 포함한 비정질 실리콘으로 형성된 반도체층(14)은 탈수소화 과정을 거치고 레이저 어닐링공정(Laser annealing process)을 실시한다. 이에따라, 상기와 같은 레이저 어닐링에 의해서 상기 비정질실리콘은 결정화 초기에 실리콘씨드(Silicon Seed)의 형성으로부터 시작하여 그레인(grain)(13)과 그레인바운더리(Grain boundary)(15)로 구성되는 다결정실리콘(14a)(Poly cryst alliz ation silicon: 이하'폴리실리콘'이라 칭함)으로 형성된다.As shown in FIG. 1B, the semiconductor layer 14 formed of amorphous silicon including hydrogen undergoes a dehydrogenation process and performs a laser annealing process. Accordingly, by the above laser annealing, the amorphous silicon is composed of a polysilicon composed of grains 13 and grain boundaries 15 starting from the formation of silicon seeds at the initial stage of crystallization. 14a) (Poly cryst allization silicon: hereinafter referred to as 'polysilicon').
이때 비정질실리콘에 포함되어 있던 불순물들은 결정형성과정 중 상기 그레인바운더리부분(15)에 존재하게 되며, 도시한 바와 같이, 상기 그레인바운더리(5)는 그레인(13)에 비해 표면에서 돌출된 모양으로 형성하게 된다.At this time, impurities contained in amorphous silicon are present in the grain boundary portion 15 during the crystal forming process. As shown, the grain boundary 5 is formed to protrude from the surface of the grain 13. Done.
도 1c에 도시한 바와 같이, 상기 폴리실리콘으로 형성된 반도체층(14a)위에 절연물질을 사용하여 게이트절연층(16)을 형성한다.As shown in FIG. 1C, the gate insulating layer 16 is formed on the semiconductor layer 14a formed of the polysilicon using an insulating material.
이때, 상기 게이트 절연층은 일반적으로 열(thermal)에 의한 진정한 성장이 아니고, PECVD(Plasma Enhanced ChemicalVapor Deposition)나 APCVD(Atmospheric Pressure Chemical Vapor Deposition)와 같은 방법을 사용하여 게이트 절연물질을 상기 반도층 위에 증착하여 게이트절연층(16)을 형성한다.In this case, the gate insulating layer is not generally thermally grown, and a gate insulating material is deposited on the semiconductor layer using a method such as plasma enhanced chemical vapor deposition (PECVD) or atmospheric pressure chemical vapor deposition (APCVD). The vapor deposition is performed to form the gate insulating layer 16.
이때, 상기 게이트절연층(16)은 폴리실리콘 반도체층(14a)에서 성장하여 형성된 것이 아니기 때문에 상기 폴리실리콘 반도체층(14a)과 게이트절연층(16)간의 계면에 부정합이 발생한다.In this case, since the gate insulating layer 16 is not formed by growing in the polysilicon semiconductor layer 14a, mismatch occurs at the interface between the polysilicon semiconductor layer 14a and the gate insulating layer 16.
도 1d에서 도시한 바와 같이, 상기 절연층 위에 상기와 같이 형성된 금속층과 그 하부에 형성된 절연막을 동시에 패터닝하여 게이트전극(18)과 게이트절연막(16)을 형성하게 된다.As shown in FIG. 1D, the gate electrode 18 and the gate insulating layer 16 are formed by simultaneously patterning the metal layer formed as described above on the insulating layer and the insulating layer formed thereunder.
전술한 바와 같이, 종래에는 폴리실리콘층과 연속하여 절연층을 성하는 단계에서 상기 게이트 절연층은 증착방법(Evaporation method)을 사용하기 때문에 진성 성장에 비해 상기 절연층은 표면과 게이트 절연막 사이의 계면이 평탄하지 않고, 또한 상기 폴리실리콘의 그레인바운더리에 의해 표면이 평탄하지 않은 반도체층 위에 절연층을 증착함으로써, 상기 폴리실리콘 반도체층과 상기 절연층사이의 계면에서 발생하는 부정합에 의해 전자에 대한 트랩준위가 발생한다.As described above, conventionally, since the gate insulating layer uses the evaporation method in the step of forming the insulating layer continuously with the polysilicon layer, the insulating layer has an interface between the surface and the gate insulating film as compared with intrinsic growth. By trapping an insulating layer on the uneven and uneven surface of the semiconductor layer by the grain boundary of the polysilicon, trapping electrons due to mismatch occurring at the interface between the polysilicon semiconductor layer and the insulating layer. Level occurs.
이와 같은 이유로, 폴리실리콘층의 표면을 흐르는 전자의 모빌리티(Mobility)가 현저히 저하되며, 소자의 신뢰성에 나쁜 영향을 준다.For this reason, the mobility of electrons flowing through the surface of the polysilicon layer is significantly lowered, which adversely affects the reliability of the device.
따라서, 본 발명은 상기 폴리실리콘층에 모빌리티가 좋은 물질을 이온도핑하여 반도체층의 모빌리티를 개선함과 동시에,반도체층과 절연층과의 계면상태를 소정의 방법으로 평탄화하여 트랩준위를 없애고 전자의 모빌리티를 높여 박막트랜지스터의 동작 특성을 개선하려는 목적으로 안출되었다.Accordingly, the present invention improves the mobility of the semiconductor layer by ion doping a material having a good mobility to the polysilicon layer, and at the same time planarizes the interface state between the semiconductor layer and the insulating layer by a predetermined method to eliminate the trap state and It is designed to improve the operating characteristics of thin film transistors by increasing the mobility.
도 1a 내지 도 1d는 일반적인 박막트랜지스터의 제조방법을 나타내는 단면도 이고,1A to 1D are cross-sectional views illustrating a method of manufacturing a general thin film transistor.
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타내는 단면도이고,2 is a cross-sectional view illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 공정단면도이다.3 is a process cross-sectional view according to an embodiment of the present invention.
＜ 도면의 주요 부분에 대한 부호의 설명＞<Explanation of the code | symbol about the principal part of drawing>
130 : 기판 132 : 절연층130: substrate 132: insulating layer
134b : 폴리실리콘게르마늄 반도체층134b: polysilicon germanium semiconductor layer
137 : 실리콘산화막(SiO2)137: silicon oxide film (SiO 2 )
전술한 바와 같은 목적을 달성하기 위해 본 발명은 비정질실리콘에 모빌리티가 뛰어난 소정의 물질을 이온도핑하여 폴리실리콘으로 결정화함과 동시에, 이온도핑과정 중 폴리실리콘층의 표면에서 성장한 산화막을 어닐링하여 절연층으로 형성하였다.In order to achieve the above object, the present invention ion-doped a predetermined material having excellent mobility to amorphous silicon to crystallize it into polysilicon, and at the same time an annealing oxide film grown on the surface of the polysilicon layer during the ion doping process, the insulating layer Formed.
더 상세히 설명하면 본 발명에 따른 박막트랜지스터의 제조방법은 기판에 비정질실리콘을 증착하여 아일랜드 형태로 반도체층을 형성하는 단계와 ;In more detail, the method for manufacturing a thin film transistor according to the present invention comprises the steps of forming an semiconductor layer in an island form by depositing amorphous silicon on a substrate;
상기 반도체층 위에 소정의 절연물질을 증착하여 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층을 통해 상기 비정질 반도체층에 게르마늄을 소정의 방법으로 이온도핑하고 상기 반도체층을 폴리실리콘게르마늄으로 형성하고, 폴리실리콘게르마늄층 위에 상기 제 1 절연층사이에 SiGeOX 또는 SiOX층이 형성되는 단계와; 상기 증착된 제 1 절연층을 식각하는 단계와; 상기 SiGeOX 또는 SiOX층이 형성된 폴리실리콘게르마늄 반도체층의 양측에 P타입 또는 N타입이온을 이온도핑하여 소스영역과드레인영역을 형성하는 단계와; 상기 폴리실리콘게르마늄 반도체층 상에 형성된 SiOX 또 SiGeOX층을 레이저 어닐링하여 SiO2 또는 SiGeO4인 절연층으로 형성하는 단계; 상기 절연층 위에 도전성 금속을 증착하고 소정의 패턴으로 패터닝하여 게이트전극을 형성하는 단계와; 상기 이온도핑되어 형성된 소스와 드레인영역에 각각 소스전극과 드레인전극을 접속하는 단계를 포함하는 것을 특징으로 한다.Depositing a predetermined insulating material on the semiconductor layer to form a first insulating layer; Germanium is ion-doped to the amorphous semiconductor layer through the first insulating layer by a predetermined method, and the semiconductor layer is formed of polysilicon germanium, and a SiGeOX or SiOX layer is formed between the first insulating layer on the polysilicon germanium layer. Becoming a step; Etching the deposited first insulating layer; Forming a source region and a drain region by ion doping P-type or N-type ions on both sides of the polysilicon germanium semiconductor layer on which the SiGeOX or SiOX layer is formed; Laser annealing the SiOX and SiGeOX layers formed on the polysilicon germanium semiconductor layer to form an insulating layer of SiO 2 or SiGeO 4; Depositing a conductive metal on the insulating layer and patterning the conductive metal to form a gate electrode; And connecting the source electrode and the drain electrode to the ion doped source and drain regions, respectively.
상기 제 1 절연층은 SiO2층인 것을 특징으로 한다.The first insulating layer is characterized in that the SiO 2 layer.
바람직하게는 상기 게르마늄이온의 이온도핑 방법은 이온주입(ion implatation)방법인것을 특징으로 한다.Preferably, the ion doping method of germanium ions is characterized in that the ion implantation (ion implatation) method.
바람직하게는 상기 SiOX층 또는 SiGeOX층의 두께는 100∼300Å인 것을 특징으로 한다.Preferably, the thickness of the SiO X layer or SiGeO X layer is characterized in that 100 ~ 300 Pa.
상기 비정질 실리콘은 수소를 포함하는 것을 특징으로 한다.The amorphous silicon is characterized in that it contains hydrogen.
또한, 상기 폴리실리콘의 결정 단계에서 탈수소화 과정을 더욱 포함한다.In addition, the dehydrogenation process in the polysilicon crystal further comprises.
바람직하게는 상기 SiOX층 또는 SiGeOX층을 어닐링할때 기판의 온도는 300∼400℃인 것을 특징으로 한다.Preferably, the annealing of the SiO X layer or the SiGeO X layer is characterized in that the temperature of the substrate is 300 ~ 400 ℃.
본 발명의 특징에 따른 폴리실리콘 반도층의 제조방법은 기판상에 비정질 실리콘을 증착하고 아일랜드 형태로 패터닝하여반도체층을 형성하는 단계와; 상기 반도체층 위에 절연물질을 증착하여 절연층을 형성하는 단계와; 상기 절연층 위에 게르마늄을 이온도핑하여 상기 비정질실리콘 반도체층을 SiOX(또는SiGeOX층)/po1y SiGe반도체층으로 결정화하는 단계와; 상기 절연층을 식각하는 단계와; 상기 SiOX(또는SiGeOX층)/poly SiGe반도체층에서 SiOX층 또는 SiGeOX층을 어닐링하여 SiO2층 또는SiGeO4층으로 형성하는 단계; 를 포함하는 것을 특징으로 한다.Method of manufacturing a polysilicon semiconductor layer according to a feature of the present invention comprises the steps of depositing amorphous silicon on a substrate and patterned in the form of an island to form a semiconductor layer; Depositing an insulating material on the semiconductor layer to form an insulating layer; Ion-doped germanium on the insulating layer to crystallize the amorphous silicon semiconductor layer into a SiOX (or SiGeOX layer) / po1y SiGe semiconductor layer; Etching the insulating layer; Annealing the SiOX layer or the SiGeOX layer in the SiOX (or SiGeOX layer) / poly SiGe semiconductor layer to form an SiO2 layer or a SiGeO4 layer; Characterized in that it comprises a.
--실시 예----Example--
본 발명에 따른 실시 예는 비정질실리콘층으로 형성된 반도체층과 이러한 반도체층 위에 증착되어 형성되는 실리콘산화막(SiO2)의 구조에서 상기 실리콘산화막을 통하여 상기 반도체층에 게르마늄이온(Germanium ion)을 주입(Implantation)하여 반도체층의 모빌리티를 개선하고, 또한 이온도핑에 따른 부수적인 반응으로 형성된 새로운 막질을 소정의 방법을 이용하여 절연층으로 사용함으로써 상기 반도체층과 절연층과의 계면에서 발생할 수 있는 부정합에 의한 전자의 트랩준위를 없애줌으로써 전자의 전도특성을 개선하였다.According to an embodiment of the present invention, germanium ions are implanted into the semiconductor layer through the silicon oxide layer in a structure of a semiconductor layer formed of an amorphous silicon layer and a silicon oxide layer (SiO 2) formed by depositing on the semiconductor layer. By improving the mobility of the semiconductor layer and using the new film quality formed by the secondary reaction due to ion doping as an insulating layer by using a predetermined method, due to mismatches that may occur at the interface between the semiconductor layer and the insulating layer. The conduction characteristics of the electrons were improved by removing the trap levels of the electrons.
이하 첨부한 도면을 참조하여 상세히 설명하면, 도 2a 내지 도2d는 본 발명에 따른 제조 공정단계를 나타낸 것으로, 도2a에 도시한 바와 같이, 기판(130)에 절연물질을 증착하여 추후 형성될 도전성 막과 기판과의 완충(buffer)역할을 하는 버퍼층(132)을 형성한다.2A to 2D illustrate manufacturing process steps according to the present invention, as shown in FIG. 2A, a conductive material to be formed later by depositing an insulating material on the substrate 130. A buffer layer 132 is formed to act as a buffer between the film and the substrate.
연속으로, 상기 버퍼층(132)위에 수소를 포함한 비정질 실리콘을 증착하여 반도체층(134)을 형성한다.In succession, amorphous silicon including hydrogen is deposited on the buffer layer 132 to form a semiconductor layer 134.
도 2b에 도시한 바와 같이, 상기 반도체층(134a)을 아일랜드 형태로 형성한다.As shown in FIG. 2B, the semiconductor layer 134a is formed in an island shape.
연속으로, 2c에 도시한 바와 같이 상기 반도체층(134a)위에 실리콘산화막(SiO2)을 증착하여 제 1 절연층(136)을 형성한다.Subsequently, as shown in 2c, a silicon oxide film (SiO 2) is deposited on the semiconductor layer 134a to form a first insulating layer 136.
상기 제 1 절연층(136)을 형성한 , 상기 제 1 절연층(136)이 형성된 기판의 온도를 300 ∼400℃로 가열한 상태에서 상기 제1 절연층(136)위에 게르마늄을 이온주입(ion implantation)한다.Germanium is ion implanted onto the first insulating layer 136 while the temperature of the substrate on which the first insulating layer 136 is formed is heated to 300 to 400 ° C. implantation).
이러한 이온 주입 방식은 고온 확산에 대한 유용한 대안으로써, 상기 제 1절연층(136)을 통해서 상기 비정질실리콘 반도체층(134a) 속으로 강력한 이온이 직접적으로 주입된다.This ion implantation is a useful alternative to high temperature diffusion, in which strong ions are implanted directly into the amorphous silicon semiconductor layer 134a through the first insulating layer 136.
이 과정에서 불순물 이온빔을 그의 운동에너지가 수 keV 에서 수 MeV에 이르는 범위에 있도록 가속시켜 반도체 표면으로 향하게 한다.In this process, the impurity ion beam is accelerated so that its kinetic energy is in the range of several keV to several MeV and directed to the semiconductor surface.
이 불순물 원자는 결정 속으로 들어감에 따라 그들의 에너지를 충돌하는 격자에 주며, 결국 투영비정(projected range)이라는 어떤 평균적 깊이에 이르러 정지하게 된다.As these impurity atoms enter the crystal, they give their energy to the colliding lattice and eventually stop at some average depth, the projected range.
이러한, 이온주입의 이점은 비교적 낮은 온도에서 이루어 질수 있다는 것이며, 이것은 도핑층에 먼저 확산을 행한 이온주입이 가능하다는 것을 의미한다.The advantage of this ion implantation is that it can be made at a relatively low temperature, which means that ion implantation that has first been diffused into the doped layer is possible.
또한, 매우 얇은(10분의 수 ㎛)그리고 명확하게 한계가 이루어진 도핑을 이 방법으로 얻을 수 있다.In addition, very thin (a few tenths of microns) and clearly limited doping can be obtained in this way.
본 실시예에서는 10Kev의 운동에너지로 약 3×1021개의 게르마늄이온을 도핑한다.In this embodiment, about 3 × 10 21 germanium ions are doped with kinetic energy of 10 Kev.
도 2d에 도시한 바와 같이, 상기 게르마늄이온이 도핑되는 비정질실리콘 반도체층(143a)은 소정의 반응에 의해 SiOX(또는 SiGeOX층)(137)/poly SiGe(134b)이 생성된다.As shown in FIG. 2D, the amorphous silicon semiconductor layer 143a doped with germanium ions generates SiO x (or SiGeO X layer) 137 / poly SiGe 134b by a predetermined reaction.
이때, 상기 SiOX또는 SiGeOX층(137)의 두께는 100∼300Å의 두께로 폴리실리콘게르마늄(134b)층에서 직접 성장한 층이며,기존의 증착방법에 의해 형성된 제1 절연층(136)에 비해 상당히 막질 우수하다.At this time, the thickness of the SiOX or SiGeOX layer 137 is a layer grown directly from the polysilicon germanium 134b layer having a thickness of 100 to 300Å, and is considerably thinner than the first insulating layer 136 formed by the conventional deposition method. great.
또한, 상기 폴리-실리콘게르마늄층(134b)은 상기 비정질실리콘이 상기 게르마늄이온과 반응하여 폴리-실리콘게르마늄(P-SiGe)으로 결정화 한 것이다.In addition, the poly-silicon germanium layer 134b is obtained by crystallization of poly-silicon germanium (P-SiGe) by the amorphous silicon reacted with the germanium ion.
이때, 폴리실리콘 게르마늄 반도체층(134b)은 300㎠/Vsec 이상의 모빌리티를 보이며, 이 수치는 기존의 폴리실리콘 반도체층에 비해 굉장히 빠른 속도이다.At this time, the polysilicon germanium semiconductor layer 134b exhibits mobility of 300 cm 2 / Vsec or more, and this value is very fast compared to the existing polysilicon semiconductor layer.
그리고, 상기 게르마늄 이온도핑 과정 중 상기 폴리실리콘 게르마늄 반도체층(134b)에서 성장된 SiOX층 또는 SiGeOX층(137)은 위에서도 설명하였듯이 기존의 SiO2(136)층에 비해 막질이 대단히 우수함으로 절연층으로 대체하여 사용가능하다.In addition, as described above, the SiO X layer or the SiGeO X layer 137 grown in the polysilicon germanium semiconductor layer 134b during the germanium ion doping process has excellent film quality compared to the existing SiO 2 layer 136 as described above. It can be used as a layer.
따라서, 본 실시예에서는 상기 SiOX또는 SiGeOX층(137)를 상기 폴리실리콘게르마늄 반도체층(134b)의 산화막으로 사용하기위해, Si02(136)/SiOX(137) 또는 SiGeOX층)/poly SiGe층(134b)에서 SiO2층(136)을 소정의 방법을 사용하여 식각한다.Therefore, in this embodiment, in order to use the SiO x or SiGeOX layer 137 as an oxide film of the polysilicon germanium semiconductor layer 134b, a Si02 (136) / SiOX 137 or SiGeOX layer) / poly SiGe layer 134b ), The SiO 2 layer 136 is etched using any method.
상기 SiO2층(136)을 식각한 후, 연속하여 상기 SiO2(136)/SiOX(또는 SiGeOX층)(137)/poly SiGe층(134b)층의 양측에 P타입 또는 N타입 이온을 이온주입방법을 사용하여 소스영역(135)과 드레인영역(138)을 형성한다.After etching the SiO 2 layer 136, P-type or N-type ions are continuously implanted on both sides of the SiO 2 (136) / SiOX (or SiGeOX layer) 137 / poly SiGe layer 134b layer. The source region 135 and the drain region 138 are formed.
상기 양측에 소스영역(135)과 드레인영역(138)이 형성된 SiOX(137)(또는SiGeOX층)/poly SiGe층(134b)층을 레이저 어닐(Laseranneal)하여 상기 SiOX층(137)또는 SiGeOX층을 SiO2(137) 또는 SiGeO4층인 제 2 절연층으로 결정화 한다.The SiOX layer 137 or the SiGeOX layer was laser annealed by laser annealing of the SiOX 137 (or SiGeOX layer) / poly SiGe layer 134b having the source region 135 and the drain region 138 formed on both sides thereof. Crystallization is performed with a second insulating layer, which is a SiO 2 137 or SiGeO 4 layer.
상기와 같이, 상기 폴리실리콘게르마늄 반도체층(134b)에서 제 2절연층(137)이 직접 성장하면 폴리실리콘게르마늄 반도체층(134b)과 제 2절연층(137)과의 계면은 부정합이 발생하지 않아 상당히 평탄하고 안정화되어 트랩준위가 존재하지 않는다.As described above, when the second insulating layer 137 directly grows in the polysilicon germanium semiconductor layer 134b, an interface between the polysilicon germanium semiconductor layer 134b and the second insulating layer 137 does not occur. It is fairly flat and stabilized so there is no trap level.
다음으로, 상기 폴리실리콘게르마늄 반도체층(134b)과 제 2 절연층(137)을 형성한 후, 제 2 절연층(137)위에 도전성막을 증착하고 패터닝하여 게이트전극(139)을 형성한다.Next, after forming the polysilicon germanium semiconductor layer 134b and the second insulating layer 137, a conductive film is deposited and patterned on the second insulating layer 137 to form a gate electrode 139.
도 3에 도시한 바와 같이, 상기 게이트전극(139)을 형성한 후, 게이트전극(139)이 형성된 제 2 절연층(141)위에 콘택(141a)(141b)을 형성한 후, 상기 제 2 절연층(141)위에 도전성 금속을 증착하고 소정간격 대응되어 형성하고, 상기 드레인영역(137)과 소스영역(135)에 각각 상기 콘택 (141a)(141b)을 통하여 전기적으로 연결되도록 소스전극(145a)과 드레인전극(145b)을 형성한다.As shown in FIG. 3, after the gate electrode 139 is formed, the contacts 141a and 141b are formed on the second insulating layer 141 on which the gate electrode 139 is formed. A conductive metal is deposited on the layer 141 and corresponding to a predetermined interval, and the source electrode 145a is electrically connected to the drain region 137 and the source region 135 through the contacts 141a and 141b, respectively. And a drain electrode 145b are formed.
전술한 바와 같은 박막트랜지스터의 폴리실리콘게르마늄 반도체층(134b)과 절연층(137)을 형성하는 방법은 아몰퍼스 실리콘에 게르마늄을 이온도핑하여 결정화한 폴리실리콘게르마늄을 반도체층으로 사용하는 모든 소자에 응용 가능하다.The method of forming the polysilicon germanium semiconductor layer 134b and the insulating layer 137 of the thin film transistor as described above can be applied to all devices using polysilicon germanium crystallized by ion doping germanium on amorphous silicon as a semiconductor layer. Do.
또한, 본 발명의 정신을 벗어나지 않고 다양한 형태로 변형이 가능할 것이고, 변형된 실시 예들은 본 권한의 권리범위에 속하게 됨은 첨부된 특허청구범위에 의해 명확하게 알 수 있다.In addition, various modifications may be made without departing from the spirit of the invention, and the modified embodiments may be clearly understood by the appended claims that they belong to the scope of the present rights.
본 발명에 따른 박막트랜지스터 소자는 상기 반도체층에 게르마늄이온을 주입하고 어닐하여 상기 반도체층을 폴리실리콘게르마늄 층으로 형성함으로서, 전자의 모빌리티를 높일수 있고, 또한 상기 게르마늄을 주입하는 과정에서 폴리실리콘에서직접성장한 SiOX또는 SiGeOX층를 어닐하여 SiO2또는 SiGeO4로 만들어 사용함에 따라 반도체층과 절연막의 계면을 안정화 시키고 평탄화하여 절연층과 반도체층간의 부정합을 줄여 전자에 대한 트랩준위를 제거함으로써 전자의 모빌리티를 원활하게 하는 효과가 있다.In the thin film transistor device according to the present invention, by injecting and annealing germanium ions into the semiconductor layer to form the semiconductor layer as a polysilicon germanium layer, it is possible to increase the mobility of electrons and also directly in the polysilicon in the process of injecting germanium By annealing the grown SiOX or SiGeOX layer and using it as SiO2 or SiGeO4, the interface between the semiconductor layer and the insulating layer is stabilized and planarized to reduce mismatch between the insulating layer and the semiconductor layer, thereby eliminating the trap level for the electron, thereby smoothing the mobility of the electron. It works.
Claims (9)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990001125A KR100317636B1 (en) | 1999-01-15 | 1999-01-15 | A thin film transister, Semiconduct layer of a thin film transister and fabricating the same |
| US09/377,440 US6338987B1 (en) | 1998-08-27 | 1999-08-19 | Method for forming polycrystalline silicon layer and method for fabricating thin film transistor |
| US10/005,124 US6458636B1 (en) | 1998-08-27 | 2001-12-07 | Method for forming polycrystalline silicon layer and method for fabricating thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990001125A KR100317636B1 (en) | 1999-01-15 | 1999-01-15 | A thin film transister, Semiconduct layer of a thin film transister and fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000050946A KR20000050946A (en) | 2000-08-05 |
| KR100317636B1 true KR100317636B1 (en) | 2001-12-22 |
Family
ID=19571488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990001125A KR100317636B1 (en) | 1998-08-27 | 1999-01-15 | A thin film transister, Semiconduct layer of a thin film transister and fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317636B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497919B1 (en) * | 2002-07-29 | 2005-06-29 | 가부시끼가이샤 도시바 | Method for manufacturing semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745906B1 (en) * | 2001-05-24 | 2007-08-02 | 주식회사 하이닉스반도체 | A method for forming a contact plug of semiconductor device |
| KR100761072B1 (en) * | 2004-05-28 | 2007-09-21 | 삼성에스디아이 주식회사 | Flat panel display and fabricating method of the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266313A (en) * | 1996-03-28 | 1997-10-07 | Sharp Corp | Semiconductor device and its manufacture |
-
1999
- 1999-01-15 KR KR1019990001125A patent/KR100317636B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266313A (en) * | 1996-03-28 | 1997-10-07 | Sharp Corp | Semiconductor device and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497919B1 (en) * | 2002-07-29 | 2005-06-29 | 가부시끼가이샤 도시바 | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000050946A (en) | 2000-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100191091B1 (en) | Thin film transistor and its fabrication method | |
| US20070243670A1 (en) | Thin Film Transistor (TFT) and Method for Fabricating the Same | |
| KR100317641B1 (en) | Thin film transistor and the method of fabricating the same | |
| KR100473997B1 (en) | A method of fabricating the same | |
| US20080233718A1 (en) | Method of Semiconductor Thin Film Crystallization and Semiconductor Device Fabrication | |
| KR20060062139A (en) | The method of poly tft fabrication by the multiple heatreatment | |
| KR100317636B1 (en) | A thin film transister, Semiconduct layer of a thin film transister and fabricating the same | |
| KR100317639B1 (en) | Thin film transistor, liquid crystal display device and the method of fabricating the same | |
| KR100317640B1 (en) | Thin film transistor and the method of fabricating the same | |
| JP3347340B2 (en) | Method for manufacturing thin film transistor | |
| KR100815894B1 (en) | Method of fabricating CMOS Poly Silicon TFT having LDD structure | |
| KR100470021B1 (en) | Method for crystallizing of silicon and method for fabricating of Thin film transistor | |
| US8716112B2 (en) | Method for crystallizing amorphous silicon thin film and method for fabricating poly crystalline thin film transistor using the same | |
| KR100452444B1 (en) | Method for fabricating of poly silicon Thin film transistor | |
| US11562903B2 (en) | Method of fabricating thin, crystalline silicon film and thin film transistors | |
| KR100447893B1 (en) | Method for fabricating of Thin film transistor | |
| US11791159B2 (en) | Method of fabricating thin, crystalline silicon film and thin film transistors | |
| KR100709282B1 (en) | The manafacturing method of the silicon thin film transistor | |
| JP3467571B2 (en) | Method for manufacturing thin film transistor | |
| JP2004214546A (en) | Transistor, manufacturing method thereof, semiconductor integrated circuit, and display | |
| JPH04286335A (en) | Manufacture of thin film semiconductor device | |
| JPH10189991A (en) | Manufacture of semiconductor device | |
| JP2001053278A (en) | Thin film transistor and manufacture of display device wherein it is used | |
| JP2000183352A (en) | Substrate having silicon layer and its manufacture, and semiconductor device and its manufacture | |
| JPH10200118A (en) | Manufacture of thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20181114 Year of fee payment: 18 |
|
| EXPY | Expiration of term |