KR100305883B1 - Soi type field effect transistor - Google Patents

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Abstract

PURPOSE: An SOI type field effect transistor is provided to improve an operating speed by etching concavely a gate channel region of an SOI substrate. CONSTITUTION: An n-type or a p-type dopant is doped on a source region(2) and a drain region(3). A horizontal region(4a) of a gate channel is formed between the source region(2) and the drain region(3). A bulk region(4) of a transistor is formed under the gate channel, the source region(2), and the drain region(3). A gate oxide layer(5) is laminated on the horizontal region(4a) of the gate channel. A plurality of oxide layers(6,7) are formed on each side of the source region(2) and the drain region(3). The oxide layers(6,7) are contacted with a single crystalline silicon. A gate electrode(8) of a wing shape is formed on the gate oxide layer(5). A plurality of protective layers(9,10) are used for protecting the source region(2) and the drain region(3), respectively. Each lower face of the protective layers(9,10) is contacted with a surface(2a) of the source region(2) and a surface(3a) of the drain region(3). A plurality of openings(11,12) are formed on the protective layers(9,10).

Description

ＳＯＩ형 전계효과 트랜지스터SOI field effect transistor

본 발명은 전계효과 트랜지스터(field effect transistor) 소자에 관한 것으로서, 특히 실리콘기판과 전기적으로 분리된 단결정 선구조의 SOI 기판의 게이트 채널영역을 오목하게 식각하여 동작속도가 향상된 RC(recessed-channel) 전계효과 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor device. In particular, a recessed-channel (RC) electric field having an improved operating speed by concave etching of a gate channel region of an SOI substrate having a single crystal line structure electrically separated from a silicon substrate. It relates to an effect transistor.

종래에는 벌크형 반도체기판 또는 SOI(Silicon-On-Insulator) 실리콘기판을 사용하여 MOSFET(metal-oxide-semiconductor field effect transistor), MESFET(metal-semiconductor FET) MISFET (metal-insulator-semiconductor FET) 등의 다양한 구조의 전계효과 트랜지스터를 제조하여 왔다. 전계효과 트랜지스터가 처음 발명되었을 당시에는 벌크형 실리콘기판을 이용한 전계효과 트랜지스터 소자의 구조가 생각되었으며, 그 후 소자의 평면구조 및 소자를 구성하고 있는 소재의 종류 및 공정방법의 개선을 통하여 여러가지 동작특성들을 개선하여 왔다. 그 중에서 본 발명과 유사한 구조로 1977년에 Japanese J. appl. physics에서 니시마쯔(nishimatsu) 등이 발표한 RC(recessed-channel) MOSFET 구조를 들 수 있으며, 이때 오목하게 파여지는 게이트영역의 깊이와 게이트 절연막의 두께가 동일한 조건에서 소스영역과 드레인영역에 첨가된 불순물의 접합깊이가 작을수록 단채널 효과(short channel effect)는 감소하며, 단채널효과를 일으키지 않는 최소 채널길이가 접합깊이의 3승근에 비례하다는 내용이 발표되었다(1980년 'IEEE electron devices letter'에 brews 등).Conventionally, a bulk semiconductor substrate or a silicon-on-insulator (SOI) silicon substrate is used to provide a variety of metal-oxide-semiconductor field effect transistors (MOSFETs), metal-semiconductor FETs (MESFETs), and metal-insulator-semiconductor FETs (MISFETs). Field effect transistors of structure have been manufactured. When the field effect transistor was first invented, the structure of the field effect transistor device using a bulk silicon substrate was conceived. After that, various operating characteristics were improved by improving the planar structure of the device and the type and material of the material constituting the device. It has been improved. Among them, Japanese J. appl. In the physics, there is a recessed-channel (RC) MOSFET structure published by Nishimatsu et al., wherein the depth of the concave gate region and the thickness of the gate insulating layer are added to the source region and the drain region under the same conditions. The smaller the junction depth of the impurities, the shorter channel effect is reduced, and the minimum channel length that does not cause short channel effect is proportional to three square roots of the junction depth ('IEEE electron devices letter', 1980). Brews, etc.).

이후 서브마이크론 규모의 게이트채널 길이를 갖는 초미세 전계효과 트랜지스터가 집적화 되는 수준에 이르면서, 소자의 동작속도 및 소비전력특성을 개선하기 위한 새로운 형태의 소자구조를 연구하기 시작했다. 1980년대에 실리콘 기판과 분리된 단결정 실리콘 막을 갖는 SOI구조에 대한 연구가 시작되었으며, SIMOX SOI를 중심으로 SDB SOI 등의 SOI 웨이퍼구조가 많이 상용화 되기 시작한 시기를 전후하여, 전계효과 트랜지스터의 동작속도 및 소비전력 특성을 향상시키기 위한 구조로서 SOI 기판을 이용한 소자구조를 여러 연구자들이 많이 연구하였다. 대표적인 소자 형태로 FD-MOSFET(fully depleted metal oxide semiconductor field effect transistor)가 있다. 1000Å정도의 SOI막 두께를 갖는 웨이퍼를 사용하여 제조되는 FD-MOSFET는 벌크기판과 전기적으로 분리된 구조를 갖기 때문에 소자의 소비전력 및 동작특성에서 기존의 소자보다 우수한 특성을 많이 갖는다.Subsequently, as the level of integration of ultra-fine field effect transistors having submicron gate channel lengths has been integrated, a new type of device structure has been studied to improve the operation speed and power consumption characteristics of the device. In the 1980s, a study on the SOI structure having a single crystal silicon film separated from the silicon substrate was started, and before and after the time when many SOI wafer structures such as SDB SOI began to be commercialized mainly around SIMOX SOI, the operation speed of the field effect transistor and Many researchers have studied the device structure using the SOI substrate as a structure to improve the power consumption characteristics. A typical device type is a FD-MOSFET (fully depleted metal oxide semiconductor field effect transistor). The FD-MOSFET fabricated using a wafer having a SOI film thickness of about 1000 GPa has a structure that is electrically separated from the bulk substrate, and thus has more characteristics than conventional devices in power consumption and operation characteristics of the device.

그러나 소자가 동작할 때 완전히 공핍된 영역에 많은 수의 소수캐리어가 쌓이게 되며, 특히 드레인영역으로 부터 공핍영역으로 전달되는 소수캐리어의 양에 의해 소자의 동작특성에 나쁘게 작용하는 사례로서 킨크효과(kink effect)가 발표된 바 있다. 즉 트랜지스터 채널이 모두 공핍되는 동작상태에 의해 트랜지스터의 소비전력 특성이 향상되고 기생 바이폴라 동작상태에 의한 전류전달특성등이 거의 무시될 수 있는 수준으로 감소하지만 공핍영역내에 쌓이는 소수캐리어를 배출할 수 있는 전기적 연결선 또는 중성영역으로서의 실리콘 공간이 존재하지 않기 때문에 시간이 흐를수록 채널에 쌓이게 되는 문제점이 있다. 따라서 소자의 소비전력특성 및 동작특성을 보다 좋게 개선하기 위해서는 완전 공핍상태에서 소자가 동작하도록 제조하는 것이 타당하지만, 동시에 전체를 공핍화함으로서 소수캐리어에 의해 나빠지는 동작특성도 함께 고려되어야 하는 문제점이 있다. 또한, SOI막의 두께가 매우 얇기 때문에, 전계효과 트랜지스터 제조에서 금속선과의 단위 면적당 접촉저항이 매우 커지게 된다. 따라서, 열손실이나 동작특성이 불안정해지는 문제가 있었다. 그러므로, 소자의 크기를 일정 규모이라로 축소하기에는 더욱 큰 어려움이 있었다.However, when the device operates, a large number of minority carriers accumulate in the completely depleted region, and especially the amount of minority carriers transferred from the drain region to the depletion region adversely affects the operation characteristics of the device. effect has been announced. That is, the power consumption characteristics of the transistors are improved by the depletion of all transistor channels, and the current transfer characteristics due to the parasitic bipolar operating states are almost negligible, but the small number of carriers accumulated in the depletion region can be discharged. Since there is no silicon space as an electrical connection line or a neutral region, there is a problem in that it accumulates in a channel as time passes. Therefore, in order to further improve the power consumption and operation characteristics of the device, it is reasonable to manufacture the device to operate in a fully depleted state, but at the same time, it is necessary to consider the operating characteristics deteriorated by the minority carriers by depleting the whole. have. In addition, since the thickness of the SOI film is very thin, the contact resistance per unit area with the metal wire in the field effect transistor manufacturing becomes very large. Therefore, there is a problem that heat loss and operating characteristics become unstable. Therefore, there is a greater difficulty in reducing the size of the device to a certain size.

본 발명의 목적은 상기한 문제를 해결하기 위해 이루어진 것으로, 종래의 전계효과 트랜지스터 보다 소비전력이 작고 동작속도가 향상된 전계효과 트랜지스터 소자를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and an object of the present invention is to provide a field effect transistor device having a lower power consumption and improved operation speed than a conventional field effect transistor.

상기한 목적을 달성하기 위해, 본 발명에 따른 전계효과 트랜지스터 소자의 구성에서는, SOI 기판구조에 의해 실리콘 기판과 전기적으로 분리된 형태의 MOSFET 소자구조의 특징을 가지고 있으며 동시에 게이트 채널영역을 오목하게 파는 트랜지스터 구조의 특징을 가지고 있다. 산화막으로 분리된 깔대기모양의 단결정실리콘 선구조에서 오목하게 판 부분이 게이트 채널로 동작할 수 있도록 하고, 채널 양쪽이 소스전극과 드레인전극으로 동작할 수 있도록 보호막에 전기적 접촉을 위한 개구부를 각각 형성한다. 보호막의 아래표면과 소스영역의 표면 및 드레인영역의 표면이 서로 접촉하는 형태를 이루고, 소스영역과 드레인영역이 일정한 접합 깊이를 갖도록 불순물을 첨가하는 방법에 의해 소스영역과 드레인영역이 형성된다. 게이트전극이 소스영역과 드레인영역과 오목하게 파여진 게이트 채널의 양쪽 옆면과 전기적으로 분리되는 구조를 갖기 위하여 산화막을 양쪽 옆면에 각각 도포하고, 동시에 게이트전극과 게이트 채널을 형성하는 실리콘을 전기적으로 분리하기 위하여 SiO2으로 이루어진 게이트산화막이 적층되어 있으며, 새의 날개모양을 하고 있는 게이트전극이 게이트 산화막 위에 서로 접촉한다. 소스영역, 드레인영역 및 게이트 채널영역의 단결정실리콘영역의 모양이 표면에서 아래쪽으로 내려갈수록 점점 좁아지는 깔대기 모양의 단결정실리콘구조에 의해 게이트 채널의 폭의 미세화가 용이한 구조로 본 발명 전계효과 트랜지스터가 구성된다.In order to achieve the above object, in the structure of the field effect transistor device according to the present invention, it has the characteristics of the MOSFET device structure of the type electrically separated from the silicon substrate by the SOI substrate structure and at the same time to recess the gate channel region It has the characteristics of the transistor structure. In the funnel-shaped single crystal silicon line structure separated by an oxide film, the concave plate portion can act as a gate channel, and an opening for electrical contact is formed in the protective film so that both channels can act as source and drain electrodes. . The lower surface of the protective film, the surface of the source region and the surface of the drain region are in contact with each other, and the source region and the drain region are formed by a method of adding impurities so that the source region and the drain region have a constant junction depth. In order to have a structure in which the gate electrode is electrically separated from both sides of the gate channel recessed with the source region and the drain region, an oxide film is applied to both sides, and at the same time, the silicon forming the gate electrode and the gate channel is electrically separated. In order to do this, a gate oxide film made of SiO 2 is stacked, and gate electrodes in the shape of birds are in contact with each other on the gate oxide film. The field effect transistor of the present invention has a structure in which the width of the gate channel can be easily miniaturized by a funnel-shaped single crystal silicon structure in which the shape of the single crystal silicon region of the source region, the drain region, and the gate channel region decreases downward from the surface thereof. It is composed.

도 1은 본 발명에 따른 전계효과 트랜지스터의 입체도.1 is a three-dimensional view of a field effect transistor according to the present invention.

도 2는 도 1의 y-z면 단면도.FIG. 2 is a sectional view along the y-z plane of FIG. 1. FIG.

도 3은 도 1의 소스영역 또는 드레인영역에서의 x-y 단면도.3 is a cross-sectional view taken along the line x-y in the source region or the drain region of FIG.

도 4는 도 1의 게이트 채널영역에서의 x-y면 단면도.4 is a cross-sectional view of the x-y plane in the gate channel region of FIG.

도 5는 도 1의 x-z면 평면도.5 is a plan view of the x-z plane of FIG.

도 6(a)는 n-채널 MOSFET가 핀치오프될 때 게이트 채널의 아랫방향 실리콘영역이 부분적으로 공핍되는 경우의 동작상태를 나타낸 도면.Fig. 6 (a) is a view showing an operating state when the downward silicon region of the gate channel is partially depleted when the n-channel MOSFET is pinched off.

도 6(b)는 n-채널 MOSFET가 핀치오프 될 때 게이트 채널의 아랫방향 실리콘영역 모두가 공핍되는 경우의 동작상태를 나타낸 도면.Fig. 6 (b) is a view showing an operating state when all of the downside silicon regions of the gate channel are depleted when the n-channel MOSFET is pinched off.

도 7(a)는 전계효과 트랜지스터의 소스영역 및 드레인영역과 실리콘 기판과의 기생용량을 나타내는 도면.FIG. 7A is a diagram showing parasitic capacitance between a source region and a drain region of a field effect transistor and a silicon substrate. FIG.

도 7(b)는 전계효과 트랜지스터의 게이트 채널영역과 실리콘 기판과의 기생용량을 나타내는 도면.Fig. 7 (b) shows the parasitic capacitance between the gate channel region and the silicon substrate of the field effect transistor.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 단결정실리콘 단면 2 : 소스영역1: single crystal silicon cross section 2: source region

3 : 드레인영역 5 : 게이트산화막3: drain region 5: gate oxide film

6,7 : 산화막 8 : 게이트전극6,7 oxide film 8: gate electrode

9,10 : 보호막 13 : 실리콘기판9,10: protective film 13: silicon substrate

14 : 실리콘산화막 16 : 소스전극14 silicon oxide film 16 source electrode

17 : 드레인전극 18 : 공핍영역17 drain electrode 18 depletion region

19 : 게이트채널19: gate channel

이하, 첨부도면을 참조하여 본 발명 초고속 저소비전력형 전계효과 트랜지스터 소자에 대하여 상세하게 설명한다.Hereinafter, the ultrafast low power consumption type field effect transistor device of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 전계효과 트랜지스터의 입체도이다. x-y면상에서 깔대기 모양의 실리콘단결정 단면(1)이 z축 방향으로 연결되는 단결정실리콘 선의 구조에서 단결정실리콘 선의 x축방향의 양쪽 옆면과 y축방향 아래부분은 절연막으로 둘러 싸여 있으며, 단결정실리콘 선의 위폭(W2)은 아래방향으로 갈수록 점차 좁아져서 단결정실리콘선의 아래폭(W1)과의 비가 10:1 이상으로 되어 있다. 소스영역(2)과 드레인영역(3)에는 n형 또는 p형 불순물을 일정한 접합깊이(Xj)로 도핑되어 있으며, 그 사이에는 게이트채널의 수평면 영역(4a)이 형성되어 있다. 상기한 게이트채널, 소스영역(2) 및 드레인영역(3) 하부에는 단결정실리콘 영역인 트랜지스터의 벌크영역(4)이 형성되어 있다. 게이트채널의 수평면 영역은 y축 방향으로 단결정실리콘 선의 표면에서 아래방향으로 일정하게 식각되어 단결정실리콘 선의 두께(H2)보다 작은 게이트채널 두께(H1)를 유지하고 있으며, 이때의 게이트채널 수평면의 폭(Z)과 길이(L) 비는 단결정실리콘 선의 식각깊이(H2-H1)로도 상당부분 조절할 수 있는 특징을 갖는다. 그리고, 게이트채널의 수평면 영역 위에는 게이트 산화막(5)이 적층되어 있으며, 소스영역(2)과 드레인영역(3)의 옆면에는 산화막(6,7)이 적층되어 상기한 소스영역(2)과 드레인영역(3)의 옆면을 절연한다. 상기한 산화막(6,7)이 단결정실리콘과 서로 접촉하는 구조를 하며, 게이트 산화막(5) 위에 게이트전극(8)이 새의 양날개 모양으로 형성된다. 소스영역(2)과 드레인영역(3)을 보호하기 위하여 형성한 보호막(9,10)의 아래면은 소스영역의 표면(2a) 및 드레인영역의 표면(3a)과 접촉하며, 보호막(9,10)에는 일부가 제거된 개구부(11,12)가 형성되어 소스영역과 드레인영역을 전기적으로 연결한다.1 is a three-dimensional view of a field effect transistor according to the present invention. In the structure of the single crystal silicon line in which the funnel-shaped silicon single crystal cross section 1 is connected in the z-axis direction on the xy plane, both sides of the single crystal silicon line in the x-axis direction and the lower part of the y-axis direction are surrounded by an insulating film. (W 2 ) is gradually narrowed downward, so that the ratio with the lower width W 1 of the single crystal silicon line is 10: 1 or more. The source region 2 and the drain region 3 are doped with n-type or p-type impurities at a constant junction depth X j , and a horizontal region 4a of the gate channel is formed therebetween. Under the gate channel, the source region 2 and the drain region 3, a bulk region 4 of the transistor which is a single crystal silicon region is formed. The horizontal plane region of the gate channel is etched uniformly downward from the surface of the single crystal silicon line in the y-axis direction to maintain the gate channel thickness H 1 smaller than the thickness of the single crystal silicon line H 2 . The width (Z) and length (L) ratios have a feature that can be substantially controlled by the etching depth (H 2 -H 1 ) of the single crystal silicon line. The gate oxide film 5 is stacked on the horizontal region of the gate channel, and the oxide films 6 and 7 are stacked on the side surfaces of the source region 2 and the drain region 3 so that the source region 2 and the drain are formed. The side surface of the area 3 is insulated. The oxide films 6 and 7 are in contact with each other with the single crystal silicon, and the gate electrode 8 is formed on the gate oxide film 5 in the form of a bird wings. The lower surfaces of the passivation films 9 and 10 formed to protect the source region 2 and the drain region 3 are in contact with the surface 2a of the source region and the surface 3a of the drain region. Openings 11 and 12 with portions removed are formed in 10 to electrically connect the source region and the drain region.

도 2는 도 1의 y-z면 단면 구조도이다. 전계효과 트랜지스터는 SOI(silicon on Insulator)구조로서, 실리콘 기판(13)위에 실리콘산화막(14)이 적층되어 있고 그 위에 단결정실리콘이 형성된다. 상기한 실리콘산화막(14)은 일부가 에칭되어 오목한 형상의 게이트채널의 수평면(4a)이 형성되며, 그 위에 게이트산화막(5)이 적층되고 계속해서 게이트전극(8)이 형성된다. 길이가 L인 게이트 채널의 수평면(4a)(L)의 길이방향 양쪽에는 트랜지스터 벌크영역(4)의 불순물의 형(type)과 반대형인 p형 또는 n형 불순물이 일정한 접합깊이(Xj)로 도핑되어 p-n 접합구조를 형성하는 소스영역(2)과 드레인영역(3)이 형성된다. 소스영역과 드레인영역 위에는 개구부(11,12)가 형성된 보호막(9,10)이 도포되어, 상기한 개구부(11,12)를 통해 금속선(11,12)이 실리콘활성영역과 접촉된다. 트랜지스터의 벌크영역(4)의 양옆에는 전계효과 트랜지스터 소자 사이를 전기적으로 분리하는 산화막(15)이 형성되어 있으며, 수평영역(4a)의 양옆에 산화막(6,7)이 적층되어 게이트전극과 실리콘단결정 영역과의 전기적 접촉을 방지한다.FIG. 2 is a yz plane cross-sectional structure diagram of FIG. 1. The field effect transistor has a silicon on insulator (SOI) structure in which a silicon oxide film 14 is stacked on a silicon substrate 13, and single crystal silicon is formed thereon. The silicon oxide film 14 is partially etched to form a horizontal surface 4a of the concave gate channel. The gate oxide film 5 is stacked thereon, and the gate electrode 8 is subsequently formed. On both sides of the horizontal plane 4a (L) of the gate channel having a length of L, p-type or n-type impurities, which are opposite to the type of impurities in the transistor bulk region 4, have a constant junction depth (X j ). A source region 2 and a drain region 3 which are doped to form a pn junction structure are formed. The passivation layers 9 and 10 having the openings 11 and 12 are coated on the source region and the drain region so that the metal lines 11 and 12 contact the silicon active region through the openings 11 and 12. Oxide films 15 are formed on both sides of the bulk region 4 of the transistor to electrically separate the field effect transistor elements, and oxide films 6 and 7 are stacked on both sides of the horizontal region 4a to form gate electrodes and silicon. Prevents electrical contact with single crystal regions.

도 3은 도 1의 소스영역 또는 드레인영역에서의 x-y면 단면구조도이다. 깔대기모양의 단결정실리콘 단면(1)은 위 표면폭(W2)에서 아래쪽 폭(W1)으로 내려갈수록 점차 좁아지는 구조로 되어 있다. 실리콘기판(13) 위에는 산화막(14)이 형성되어 있고 그 위에 전계효과 트랜지스터가 구성되는 실리콘단결정 영역이 구비되는 SOI 구조를 하고 있다. 단결정실리콘 영역의 x-축방향 왼쪽과 오른쪽이 산화막(15)으로 둘러 싸이는 구조를 하고 있으며, 단결정실리콘 단면(1)은 다시 불순물이 일정한 접합깊이(Xj)로 도핑된 소스/드레인영역과 트랜지스터 벌크영역(4)으로 분리된다. 소스영역(2)과 드레인영역(3) 윗면은 보호막(9,10)에 형성된 개구부(11,12)를 통해 금속선(16,17)과 전기적으로 접촉된다.3 is a cross-sectional structural view of the xy plane in the source region or the drain region of FIG. 1. The funnel-shaped single crystal silicon cross section 1 has a structure that gradually narrows down from the upper surface width W 2 to the lower width W 1 . An oxide film 14 is formed on the silicon substrate 13 and has an SOI structure in which a silicon single crystal region in which a field effect transistor is formed is provided. The left and right sides of the single crystal silicon region in the x-axis direction are surrounded by the oxide film 15, and the single crystal silicon cross section 1 is formed of a source / drain region doped with a constant junction depth (X j ). The transistor bulk region 4 is separated. Upper surfaces of the source region 2 and the drain region 3 are in electrical contact with the metal lines 16 and 17 through the openings 11 and 12 formed in the passivation layers 9 and 10.

제4도는 전계효과 트랜지스터 게이트 채널영역에서의 x-y면 단면구조도이다. 실리콘 기판(13) 위에 산화막(14)이 적층되어 있고 그 위에 SOI 구조로 위치하는 단결정실리콘이 있으며 단결정실리콘의 초기 높이, 즉 단결정실리콘 선의 두께(H2)에서 게이트 채널의 수평면(4a) 부분이 일정한 두께로 식각되어 게이트 채널두께(H1)으로 낮아짐과 동시에 단결정실리콘이 주위의 산화막(15) 보다 낮아지는 오목한 구조를 가진다. 식각의 깊이가 깊어짐에 따라 게이트채널 수평면의 폭(Z)도 동시에 작아지는 효과가 발생하고, 게이트채널의 수평면 위에 적층된 게이트산화막(5) 위에 적층된 게이트전극(8)은 산화막(15)이 단결정실리콘을 둘러싼 구조에서 단결정실리콘만 선택식각하는 방법에 의해 형성되기 때문에, 완만한 곡선구조의 실리콘산화막(15)을 따라 형성되어 새의 날개모양으로 제조하는 것이 가능하게 된다.4 is a cross-sectional structural view of the xy plane in the field effect transistor gate channel region. The oxide film 14 is stacked on the silicon substrate 13 and there is a single crystal silicon positioned on the SOI structure, and the horizontal plane 4a of the gate channel is formed at the initial height of the single crystal silicon, that is, the thickness H 2 of the single crystal silicon line. It is etched to a predetermined thickness and lowered to the gate channel thickness H 1 , and at the same time, the single crystal silicon has a concave structure lower than the surrounding oxide film 15. As the depth of etching becomes deeper, the width Z of the gate channel horizontal surface is also reduced. The gate electrode 8 stacked on the gate oxide film 5 stacked on the horizontal surface of the gate channel has an oxide film 15. Since it is formed by the method of selectively etching only the single crystal silicon in the structure surrounding the single crystal silicon, it is formed along the silicon oxide film 15 having a gentle curved structure, so that the bird wings can be manufactured.

제5도는 전계효과 트랜지스터의 x-z면 평면도이다. z축 방향으로 소스영역을 덮고 있는 보호막(9) 영역 게이트채널의 수평면영역(4a) 드레인영역을 덮고 있는 보호막(10) 영역이 형성되어 있으며, 보호막(9,10)에는 전기적 접촉점으로 사용하기 위한 개구부(11,12)가 형성되어 있다. 소스영역과 드레인영역 사이에 위치하는 게이트 채널의 수평면영역(4a)은 일정한 폭(Z)과 길이(L)를 유지하고 있으며, 게이트채널의 수평면(4a) 위로 게이트산화막이 형성되어 있으며, 산화막위에는 게이트전극(8)이 형성된다. 게이트전극과 소스영역 및 게이트전극과 드레인영역 사이는 산화막(7)에 의해 절연되어 있으며, 전체 전계효과 트랜지스터는 산화막(15)에 의해 둘러 싸여 있다. 그리고 소스영역과 드레인영역의 폭은 표면에서는 넓은폭(W2)를 갖지만 깊이방향으로 내려갈수록 점점 좁아지는 단결정실리콘 구조에 의해 좁은 폭(W1)으로 감소한다. 특히 게이트 채널의 폭(Z) 이외의 부분이 모두 산화막으로 구성되기 때문에, 소스와 드레인영역 사이에서의 누설전류가 크게 감소할 수 있는 구조를 가지고 있다.5 is a plan view of the xz plane of the field effect transistor. A passivation layer 9 covering the source region in the z-axis direction A passivation layer 10 region covering the drain region of the horizontal plane region 4a of the gate channel is formed, and the passivation layers 9 and 10 are used for electrical contact points. Openings 11 and 12 are formed. The horizontal surface region 4a of the gate channel positioned between the source region and the drain region has a constant width Z and a length L. A gate oxide film is formed on the horizontal surface 4a of the gate channel. The gate electrode 8 is formed. The gate electrode and the source region and the gate electrode and the drain region are insulated by the oxide film 7, and the entire field effect transistor is surrounded by the oxide film 15. The width of the source region and the drain region has a wide width W 2 on the surface, but decreases to a narrow width W 1 due to a single crystal silicon structure that gradually narrows down toward the depth direction. In particular, since portions other than the width Z of the gate channel are all composed of oxide films, the leakage current between the source and drain regions can be greatly reduced.

이상 도 1에서 도 5까지 설명한 전계효과 트랜지스터 소자는 산화막에 의해 전기적으로 완전히 분리되는 구조적 특징을 가지고 있고, 깔대기모양의 선구조에 의해 벌크실리콘 영역의 체적이 감소하는 효과가 있으며, 단결정 선구조의 웨이퍼 상태에서 소자간 전기적 분리가 용이하다. 오목하게 파인 게이트 구조에 의해 소자의 면적이 축소됨으로서 소자의 집적도가 향상되는 효과가 있고, 깔대기 모양의 단면구조에서 W2/W1의 비를 10배 이상으로 크게하고 W2/H2의 비를 0.5배 정도로 유지하는 전체적 규격정도에 따라 본 발명에서의 단결정실리콘 선이 넓은폭(W2)에서 좁은폭(W1)으로 줄어 들기 때문에, 전계효과 트랜지스터의 벌크실리콘 영역의 체적이 감소하는 효과 및 접지된 소스전극과 게이트 및 드레인전극에 양의 전압이 가해지는 n-channel 전계효과 트랜지스터 동작상태에서는 공핍영역의 체적이 동시에 감소하는 효과가 크게 기대된다. 동시에 식각 깊이의 조절에 의해 게이트채널의 폭(Z)을 1/10 정도로 미세하게 조절하는 것이 용이하므로 게이트채널을 통과하는 전류의 양을 매우 미세하게 조절할 수 있으며, 따라서 저소비전력 특성을 갖는 소자의 특징을 가진다.The field effect transistor device described above with reference to FIGS. 1 to 5 has a structural feature that is completely electrically separated by an oxide film, and the volume of the bulk silicon region is reduced by the funnel-shaped line structure. Easy electrical separation between devices in wafer state. As the area of the device is reduced by the concave-drained gate structure, the degree of integration of the device is improved, and in the funnel-shaped cross-sectional structure, the ratio of W 2 / W 1 is increased by more than 10 times and the ratio of W 2 / H 2 is increased. The single crystal silicon line in the present invention is reduced from a wide width (W 2 ) to a narrow width (W 1 ) according to the overall specification degree of maintaining about 0.5 times, thereby reducing the volume of the bulk silicon region of the field effect transistor. In the n-channel field effect transistor operating state in which positive voltage is applied to the grounded source electrode and the gate and drain electrodes, the volume of the depletion region is simultaneously reduced. At the same time, it is easy to finely adjust the width Z of the gate channel by 1/10 by controlling the etch depth, so that the amount of current passing through the gate channel can be very finely adjusted, and thus, a device having low power consumption characteristics can be controlled. Has characteristics.

또 다른 특성은 게이트채절(19)의 단면적을 통과하는 전류밀도 보다 금속선과 전기적으로 접촉하는 소스전극(16) 및 드레인전극(17)에서의 전류밀도가 상대적으로 작다는 것이다. 즉, 종래의 SOI형 전계효과 트랜지스터 보다 작은 전류를 흘리는 것이 용이한 본 발명의 SOI형 전계효과 트랜지스터에서, 소스 및 드레인전극의 접촉면적을 게이트채널(19)의 단면적 보다 비교적 크게 설계할 수 있기 때문에 전기적 접촉저항에 의한 문제를 상당히 개선할 수 있다.Another characteristic is that the current densities at the source electrode 16 and the drain electrode 17 in electrical contact with the metal line are relatively smaller than the current density passing through the cross section of the gate grating 19. That is, in the SOI type field effect transistor of the present invention, which is easier to flow a current smaller than that of a conventional SOI type field effect transistor, the contact area of the source and drain electrodes can be designed to be relatively larger than the cross-sectional area of the gate channel 19. The problems caused by electrical contact resistance can be significantly improved.

도 6(a)는 n-채널 MOSFET가 핀치오프(pinch-off)될 때 게이트 채널(19)의 아랫방향 실리콘영역이 부분적으로 공핍되는 경우의 동작상태를 나타내는 도면이고, 도 6(b)는 n-채널 MOSFET가 핀치오프(pinch-off)될 때 게이트 채널(19)의 아랫방향 실리콘영역 모두가 공핍되는 경우의 동작 상태를 나타내는 도면이다. 두 경우 모두 실리콘기판(13)위의 단결정실리콘영역이 산화막(14,15)에 의해 둘러 싸인 구조를 하고 있으며, 접지된 소스전극(16)에 대하여 양의 전압으로 인가된 게이트전극(8)의 게이트전압(+VG)에 의해 게이트채널(19)이 형성되고, 포화상태에서의 드레인전압(+VDsat)에 의해 드레인전극(17)에서의 공핍영역(18) 폭이 소스에서의 공핍영역 폭보다 크게 증가하는 동작상태를 나타낸다. 그리고 게이트채널의 아랫방향 실리콘영역 모두가 공핍되는 도 6(b)의 전계효과 트랜지스터에서는, 포화상태에서의 드레인전압(+VDsat)에서 실리콘영역으로서의 p-Si의 불순물 농도에 대한 최대 공핍깊이를 만족하는 두께로 도 6(b)의 게이트채널두께(H1b)가 도 6(a)의 게이트채널두께(H1a)보다 충분히 작아지면 완전 공핍구조의 게이트채널을 갖는 MOSFET의 동작특성을 얻는 것이 가능하게 한다. 이와 동시에 소수캐리어에 의한 소스와 드레인 사이의 전류이동이 제한될 수 있는 잇점이 있다. 즉 바이폴라 트랜지스터의 동작원리에 의해 소스 활성영역 과 베이스로 동작하는 p-Si 영역 사이의 전압이 순방향으로 동작하면서 전자가 이동하고 다시 드레인전극의 역방향 전압에 의해 전자가 p-Si 영역에서 드레인영역으로 이동하는 기생 바이폴라 특성을 갖게 되므로, 완전공핍되는 채널 구조에서는 비록 기생바이폴라 특성에 의한 전류이득은 작지만 문제점을 상당부분 해결할 수 있다. 그리고 도 6(b)에 나타낸 바와 같이 게이트 채널부분은 완전히 공핍되는 동작특성을 갖지만 채널영역 좌우의 공핍되지 않은 p-Si 영역이 소스영역과 드레인영역 아래에 남아 있으므로, 공핍영역에서 밀려나는 홀을 p-Si 영역에서 소비할 수 있는 구조적 특징을 가지며, 이와같은 구조적 특징은 1000Å 정도의 아주 얇은 SOI 막을 사용하여 제조되는 완전공핍 형 전계효과 트랜지스트에서 발생하는 킨크효과(kink-effect)의 문제점을 보다 용이하게 완화시킬 수 있는 소자구조로 사용할 수 있다.FIG. 6 (a) is a view showing an operating state when the downward silicon region of the gate channel 19 is partially depleted when the n-channel MOSFET is pinched off. FIG. FIG. 11 is a view showing an operating state when all of the downside silicon regions of the gate channel 19 are depleted when the n-channel MOSFET is pinch-off. In both cases, the single crystal silicon region on the silicon substrate 13 is surrounded by the oxide films 14 and 15, and the gate electrode 8 applied with a positive voltage to the grounded source electrode 16 is used. The gate channel 19 is formed by the gate voltage (+ V G ), and the width of the depletion region 18 at the drain electrode 17 is the depletion region at the source due to the drain voltage (+ V Dsat ) in the saturated state. The operating state increases more than the width. In the field effect transistor of FIG. 6 (b) in which all of the silicon regions in the downward direction of the gate channel are depleted, the maximum depletion depth for the impurity concentration of p-Si as the silicon region at the drain voltage (+ V Dsat ) at saturation is determined. If the gate channel thickness H 1b of FIG. 6 (b) is sufficiently smaller than the gate channel thickness H 1a of FIG. 6 (a) with a satisfactory thickness, it is possible to obtain an operating characteristic of a MOSFET having a gate channel having a fully depleted structure. Make it possible. At the same time, there is an advantage that the current movement between the source and the drain by the minority carrier can be limited. That is, due to the operation principle of the bipolar transistor, the voltage between the source active region and the p-Si region operating as the base operates in the forward direction, and the electrons move, and the electrons move from the p-Si region to the drain region by the reverse voltage of the drain electrode. Since the parasitic bipolar characteristics are shifted, in the fully depleted channel structure, although the current gain due to the parasitic bipolar characteristics is small, the problem can be largely solved. As shown in FIG. 6 (b), the gate channel portion has a fully depleted operation characteristic, but since the non-depleted p-Si regions on the left and right sides of the channel region remain below the source region and the drain region, holes that are pushed out of the depletion region are removed. It has structural features that can be consumed in the p-Si region, and this structural feature eliminates the kink-effect problem that occurs in fully depleted field effect transistors fabricated using very thin SOI films of about 1000 μs. It can be used as an element structure that can be easily relaxed.

도 7(a)는 전계효과 트랜지스터의 소스영역 및 드레인영역과 실리콘 기판과의 기생용량을 나타내는 모식도이다. 도 3에서 설명한 단면구조에서 실리콘 기판(13)과 단결정실리콘영역(2,3,4)과의 기생용량은 단결정실리콘(2,3,4) 및 실리콘기판(13)과 산화막(14,15) 계면에서의 계면트랩밀도에 의한 기생용량 및 p-n 접합용량을 무시하고 크게 3가지가 병열로 구성됨을 알 수 있으며, 깔대기모양의 단결정실리콘(2,3,4) 단면의 좌측 및 우측 곡면과 실리콘 기판(13) 사이의 기생용량(C1a,C1b) 그리고 단결정실리콘의 아래 좁은 폭(W1)과 실리콘기판과의 기생용량(Cb)으로 구성된다. 이때 단결정실리콘의 모양이 깔대기모양으로 아랫방향으로 갈수록 폭이 점차 좁아지기 때문에, 단결정실리콘의 넓은 폭(W2)에서 좁은 폭(W1)으로 줄어들면서, 기생용량(Cb)의 크기도 동시에 줄어든다. 이외에도 불순물이 첨가된 소스영역 및 드레인영역과 실리콘기판과의 평판 기생용량이 Cb와 직렬형태로 존재하지만, Cb의 기생용량에 포함되는 것으로 간주하면 전계효과 트랜지스트의 기생용량 구성을 도 7(a)와 같이 간략화 할 수 있다. 또한 소스전극(16)과 드레인전극(17)을 전기적으로 연결하기 위한 목적으로 설치하는 개구부(11,12)의 위치가 평면적 배치에서 소스영역(2)과 드레인영역(3)의 활성영역 내에서도 게이트채널에서 멀리 배치되는 종래의 소자구조와는 달리 도 7(a)의 소스영역(2)과 드레인영역(3)의 활성영역 위에 개구부(11,12)가 설치되는 특징을 가지고 있으므로, 소스영역과 드레인영역을 전기적으로 연결하기 위한 개구부의 전기적 접촉영역의 면적이 전계효과 트렌지스트의 불순물이 첨가된 활성영역의 표면 면적과 중복되는 크기 만큼 소스영역과 드레인영역의 면적이 축소되어 실리콘기판과의 기생용량이 감소한다.FIG. 7A is a schematic diagram showing parasitic capacitance between a source region and a drain region of a field effect transistor and a silicon substrate. In the cross-sectional structure described with reference to FIG. 3, the parasitic capacitances between the silicon substrate 13 and the single crystal silicon regions 2, 3, 4 are the single crystal silicon 2, 3, 4, the silicon substrate 13, and the oxide films 14, 15. Ignoring the parasitic capacitance and pn junction capacitance by the interface trap density at the interface, it can be seen that the three components consist of parallel, and the left and right curved surfaces of the cross section of the funnel-shaped single crystal silicon (2, 3, 4) and the silicon substrate Parasitic capacitance (C 1a , C 1b ) between (13) and the narrow width (W 1 ) of the single crystal silicon and the parasitic capacitance (C b ) with the silicon substrate. At this time, since the shape of the single crystal silicon becomes a funnel shape, the width gradually decreases toward the bottom direction, and thus the size of the parasitic capacitance C b is simultaneously reduced from the wide width (W 2) to the narrow width (W 1 ) of the single crystal silicon. Decreases. In addition, when considered to be an impurity doped source region and a drain region and a flat parasitic capacitance between the silicon substrate is present in the C b and serial forms, including the parasitic capacitance C b also the parasitic capacitance configuration of the field-effect transfection registry 7 It can be simplified as (a). In addition, the positions of the openings 11 and 12 provided for the purpose of electrically connecting the source electrode 16 and the drain electrode 17 have a gate even in the active region of the source region 2 and the drain region 3 in a planar arrangement. Unlike the conventional device structure disposed away from the channel, the openings 11 and 12 are formed on the active region of the source region 2 and the drain region 3 of FIG. The area of the source region and the drain region is reduced so that the area of the electrical contact region of the opening for electrically connecting the drain region overlaps with the surface area of the active region to which the impurity of the field effect transistor is added. Parasitic capacity is reduced.

도 7(b)는 전계효과 트랜지스터의 게이트채널영역과 실리콘기판과의 기생용량을 나타내는 모식도이다. 제4도에서 설명한 단면구조에서 실리콘기판(13)과 단결정실리콘영역(4)과의 기생용량은 단결정실리콘(4) 및 실리콘기판(13)과 산화막(14,15) 계면에서의 계면트랩 밀도에 의한 기생용량을 무시하고 크게 3가지가 병열로 구성됨을 알 수 있으며, 단결정실리콘(4) 단면의 좌측 및 우측 곡면과 실리콘 기판(13) 사이의 기생용량(C2a,C2b) 그리고 단결정실리콘의 아래 좁은 폭(W1)과 실리콘기판과의 기생용량(Cg)으로 구성된다. 그리고 단결정실리콘의 아래 좁은 폭(W1)과 실리콘기판과의 기생용량(Cg)은 소자의 동작상태에서 공핍되지 않은 p-Si 실리콘영역과 실리콘기판사이의 기생용량, 게이트전극(8)에 인가되는 전압에 의해 형성되는 게이트채널의 고주파 및 저주파 C-V특성곡선에 관계하는 공핍영역의 폭에 의한 기생용량으로 구분할 수 있으며 서로 직렬형태로 구성된다. 즉 종래의 전계효과 트랜지스트와 유사한 기생용량 구성을 갖지만, 게이트 채널로 사용되는 영역 이외의 좌우쪽 영역이 산화막(15)으로 분리되는 구조적 특징에 의해 산화막으로 채널영역이 분리되지 않는 구조의 기생용량의 크기 보다 줄어드는 효과가 있다. 그리고 채널영역이 전부 공핍되는 경우의 소자구조에서는 기생용량(Cg) 크기에서 공핍되지 않은 p-Si 실리콘영역과 실리콘 기판사이의 기생용량이 제외되는 효과가 있다.FIG. 7B is a schematic diagram showing the parasitic capacitance between the gate channel region and the silicon substrate of the field effect transistor. In the cross-sectional structure illustrated in FIG. 4, the parasitic capacitance between the silicon substrate 13 and the single crystal silicon region 4 depends on the interface trap density at the interface between the single crystal silicon 4 and the silicon substrate 13 and the oxide films 14 and 15. The parasitic capacitance of the single crystal silicon (4) and the left and right surface of the cross-section and the silicon substrate 13 and the parasitic capacitance (C 2a , C 2b ) and the single crystal silicon It consists of the lower width (W 1 ) and the parasitic capacitance (C g ) with the silicon substrate. The narrow width (W 1 ) of the single crystal silicon and the parasitic capacitance (C g ) between the silicon substrate and the parasitic capacitance between the p-Si silicon region and the silicon substrate, which are not depleted in the operating state of the device, are applied to the gate electrode (8). Parasitic capacitance due to the width of the depletion region related to the high frequency and low frequency CV characteristic curves of the gate channel formed by the applied voltage can be divided into series forms. That is, the parasitic capacitance is similar to the conventional field effect transistor, but the parasitic capacitance of the structure in which the channel region is not separated by the oxide film due to the structural feature in which the left and right regions other than the region used as the gate channel are separated by the oxide film 15. It is less effective than its size. The parasitic capacitance between the p-Si silicon region and the silicon substrate that is not depleted in the parasitic capacitance C g is excluded in the device structure when the channel region is all depleted.

전계효과 트랜지스터의 지연시간(delay time)은 주로 소자 주위의 기생저항 및 기생용량 성분에 의해 발생하며, 게이트채널의 길이와는 비례하는 관계를 갖는다. 특히 RC 등가회로에서 시정수(τ)의 크기는 용량성분의 크기가 작아질수록 작아지므로 본 발명 전계효과 트랜지스터 주위의 기생용량의 크기가 줄어드는 효과에 의해 소자의 동작속도가 빨라지는 효과를 기대할 수 있다.The delay time of the field effect transistor is mainly caused by parasitic resistance and parasitic capacitance components around the device, and is proportional to the length of the gate channel. In particular, in the RC equivalent circuit, the size of the time constant τ becomes smaller as the size of the capacitance component becomes smaller, so that the effect of reducing the size of the parasitic capacitance around the field-effect transistor of the present invention can be expected to increase the operation speed of the device. have.

본 발명의 전계효과 트랜지스터는 SOI막이 종래와 마찬가지로 두껍게 형성되며, 게이트영역의 SOI막이 기판쪽으로 갈수록 좁아지는 단결정실리콘 선구조를 하고 있기 때문에, 얇은 SOI막을 이용해야만 쉽게 구현할 수 있는 완전공핍의 동작특성을 용이하게 구현할 수 있으며, 동시에 킨크효과의 문제점을 상당히 해결할 수 있게 된다. 이와 동시에 본 발명의 전계효과 트랜지스터는 채널의 폭(Z)을 매우 미세하게 조절할 수 있으며, 채널 단면적을 감소시켜 게이트 채널을 통과하는 전류의 양을 매우 미세하게 조절할 수 있기 때문에, 저소비 전력특성을 갖는 소자를 제조할 수 있게 된다. 그리고, 상대적으로 작은 전류를 흘릴 수 있는 본 발명의 SIO형 전계효과 트랜지스터의 소스 및 드레인영역과 금속선과의 전기적접촉을 위한 접촉면의 크기는 게이트채널 보다 상대적으로 크게 유지할 수 있는 점에 의해 전기적 접촉저항에 의한 열손실 및 동작특성의 불안정성 등의 영향을 상당히 개선할 수 있다. 또한, 공핍영역의 체적의 감소에 의한 기생용량의 감소 및 소스영역과 드레인영역 위에 전기적 접촉을 위한 개구부의 형성에 의해 기생용량을 발생하는 불순물 확산영역의 총면적을 감소시키는 것에 의해 기생용량의 감소하며, 따라서 소자의 동작속도가 빨라지게 된다. 더욱이, 공핍영역의 체적이 감소하는 효과에 의해 n-채널 전계효과 트랜지스터에서의 홀의 발생 빈도 수를 제한하는 효과가 발생하므로 보다 빠른 동작속도로 개선될 수 있는 효과가 있다.The field effect transistor of the present invention has a single crystal silicon line structure in which the SOI film is formed as thick as in the prior art, and the SOI film in the gate region becomes narrower toward the substrate. It can be easily implemented, and at the same time, the problem of kink effect can be solved considerably. At the same time, the field effect transistor of the present invention can adjust the width Z of the channel very finely, and can control the amount of current passing through the gate channel very finely by reducing the channel cross-sectional area, thereby having low power consumption. The device can be manufactured. In addition, the contact surface for the electrical contact between the source and drain regions of the SIO type field effect transistor and the metal wire of the present invention which can flow a relatively small current can be maintained relatively larger than the gate channel electrical contact resistance Can significantly improve the effects of heat loss and instability of operating characteristics. In addition, the parasitic capacitance is reduced by reducing the parasitic capacitance due to the decrease in the volume of the depletion region and by reducing the total area of the impurity diffusion region generating the parasitic capacitance by forming an opening for electrical contact on the source region and the drain region. Therefore, the operation speed of the device is increased. In addition, since the effect of reducing the volume of the depletion region occurs to limit the frequency of occurrence of holes in the n-channel field effect transistor, there is an effect that can be improved at a faster operating speed.

Claims (4)

실리콘기판;Silicon substrate; 상기한 실리콘기판 위에 형성된 제1절연막;A first insulating film formed on the silicon substrate; 상기한 제1절연막 내부에 형성되어 실리콘기판 쪽으로 갈수록 그 폭이 좁아지며 그 일부 영역이 H2의 두께로 에칭되어 일정 폭의 수평면을 갖는 단결정실리콘층;A single crystal silicon layer formed inside the first insulating layer and narrowed toward the silicon substrate and partially etched to a thickness of H 2 to have a horizontal plane having a predetermined width; 에칭된 단결정실리콘층의 양측면의 단결정실리콘층에 불순물이 도핑된 소스영역 및 드레인영역;Source and drain regions doped with impurities in the single crystal silicon layers on both sides of the etched single crystal silicon layer; 상기한 에칭된 단결정실리콘층위 수평면상에 형성된 게이트절연막;A gate insulating film formed on a horizontal plane above the etched single crystal silicon layer; 상기한 소스영역 및 드레인영역 위에 형성된 개구부를 포함하는 보호막;A protective film including an opening formed on the source region and the drain region; 상기한 게이트절연막 위에 적층되어 그 하부에 H1의 높이를 갖는 채널층을 형성하는 게이트전극;A gate electrode stacked on the gate insulating film to form a channel layer having a height of H1 under the gate insulating film; 상기한 보호막 위에 형성되어 개구부를 통해 소스영역과 드레인영역에 전기적으로 접촉하는 소스전극 및 드레인전극; 및A source electrode and a drain electrode formed on the passivation layer and electrically contacting the source region and the drain region through the opening; And 상기한 게이트전극 양측면에 형성되어 게이트전극과 단결정실리콘층을 절연시키는 제2절연막으로 구성된 SOI형 전계효과 트랜지스터.And a second insulating film formed on both sides of the gate electrode to insulate the gate electrode from the single crystal silicon layer. 제1항에 있어서, 상기한 단결정실리콘층의 최대폭과 최소폭의 비가 10:1 인상인 것을 특징으로 하는 SOI형 전계효과 트랜지스터.The SOI field effect transistor according to claim 1, wherein the ratio of the maximum width and the minimum width of the single crystal silicon layer is 10: 1. 제1항에 있어서, H2＞H1인 것을 특징으로 하는 SOI형 전계효과 트랜지스터The SOI type field effect transistor according to claim 1, wherein H2> H1. 제1항에 있어서, 상기한 단결정실리콘층이 실리콘기판으로 갈수록 폭이 좁아지는 깔대기 형상인 것을 특징으로 하는 SOI형 전계효과 트랜지스터.The SOI field effect transistor according to claim 1, wherein the single crystal silicon layer has a funnel shape that becomes narrower toward the silicon substrate.
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