KR100301779B1 - Data bus sense amplifier - Google Patents
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Abstract
본 발명은 전류패스를 제거함으로써 회로동작시 발생되는 전류소모를 줄일 수 있도록 한 데이터 버스 센스 앰프를 제공하기 위한 것이다.The present invention is to provide a data bus sense amplifier that can reduce the current consumption generated during circuit operation by eliminating the current path.
이를 위해 본 발명은, 입력되는 데이터 버스 센스 앰프 대기신호(DBSA_STB)에 의해 데이터 버스라인 쌍(DB, DB#)의 전위를 전달하는 전달수단(10)과, 초기상태에서 일정한 출력전위를 유지하는 출력제어노드(D, D#)를 갖추고서, 데이터 버스 센스 앰프 동작시 상기 전달수단(10)으로부터의 데이터 버스라인 쌍(DB, DB#)의 전위를 상기 출력제어노드(D, D#)로 받고 그 출력제어노드(D, D#)의 전위를 증폭출력시키는 노드제어수단(20) 및, 초기상태시 상기 데이터 버스 센스 앰프 대기신호(DBSA_STB)에 의해 일정레벨의 출력신호를 내보내고 있다가 데이터 버스 센스 앰프 동작시 상기 출력제어노드(D, D#)로부터의 신호에 의해 상호 반대레벨의 데이터를 출력하는 제 1 및 제 2출력수단(30, 40)을 구비함으로써, 전류소모를 최소화하여 칩의 전류소모를 줄이고 동작의 안정화를 기할 수 있다.To this end, the present invention, the transmission means 10 for transmitting the potential of the data bus line pair (DB, DB #) by the input data bus sense amplifier standby signal (DBSA_STB) and to maintain a constant output potential in the initial state Having an output control node (D, D #), receiving the potential of the data bus line pair (DB, DB #) from the transmission means 10 to the output control node (D, D #) during the data bus sense amplifier operation The node control means 20 which amplifies and outputs the potentials of the output control nodes D and D #, and outputs a constant level output signal by the data bus sense amplifier wait signal DBSA_STB in the initial state, and then outputs the data bus sense. First and second output means 30 and 40 outputting data of opposite levels by signals from the output control nodes D and D # during amplifier operation, thereby minimizing current consumption and consuming current of the chip. And stabilize the operation Can.
Description
본 발명은 반도체 메모리 소자의 데이터 버스 센스 앰프(Data Bus Sense Amplifier)에 관한 것으로, 보다 상세하게는 전류소모를 최소화시킨 데이터 버스 센스 앰프에 관한 것이다.The present invention relates to a data bus sense amplifier of a semiconductor memory device, and more particularly, to a data bus sense amplifier in which current consumption is minimized.
센스 앰프(Sense Amplifier)에 의해 증폭된 신호는 비트 라인(Bit Line)으로부터 컬럼 선택에 의해 데이터 버스라인(DB라인)으로 전달된다.The signal amplified by the sense amplifier is transferred from the bit line to the data bus line (DB line) by column selection.
이 데이터 버스라인은 통상적으로 1개의 셀 어레이 블럭내의 전체 센스 앰프가 공통으로 연결되어 있기 때문에 배선의 길이가 길어서 신호전달을 고속으로 하기가 매우 어렵다.This data busline is typically difficult to make signal transmission at high speed because the length of the wiring is long because all sense amplifiers in one cell array block are commonly connected.
따라서, 배선의 기생 용량과 저항을 감소시키는 배선 구조, 이러한 배선을 통해 신호를 저진폭으로 전송하는 방법 및 작은 신호도 확실하게 감지해 내는 고감도 데이터 버스 센스 앰프가 사용된다.Therefore, a wiring structure that reduces parasitic capacitance and resistance of the wiring, a method of transmitting signals at low amplitude through such wiring, and a high sensitivity data bus sense amplifier that reliably detects small signals are used.
종래의 데이터 버스 센스 앰프는 도 1에 도시된 바와 같이, PMOS트랜지스터(P1, P2)가 크로스-커플(Cross-Couple)되고, 차등출력단(DB_out, DB#_out)이 그 각각의 PMOS트랜지스터(P1, P2)의 게이트에 연결되며, 상기 PMOS트랜지스터(P1, P2)의 드레인과 접지전압단(VSS) 사이에 NMOS트랜지스터(N1, N2)가 설치되면서 각 게이트는 데이터 버스라인 쌍(DB, DB#)에 접속된다.In the conventional data bus sense amplifier, as shown in FIG. 1, the PMOS transistors P1 and P2 are cross-coupled, and the differential output terminals DB_out and DB # _out have their respective PMOS transistors P1. And NMOS transistors N1 and N2 are installed between the drains of the PMOS transistors P1 and P2 and the ground voltage terminal VSS, and each gate is connected to a data bus line pair DB and DB #. ) Is connected.
이러한 구성의 일반적인 데이터 버스 센스 앰프는 동작할때 입력신호로서 데이터 버스라인 쌍(DB, DB#)의 신호를 받아들이게 된다.A typical data bus sense amplifier in this configuration accepts signals from data bus line pairs (DB, DB #) as input signals.
즉, 데이터 버스라인 쌍(DB, DB#)의 신호를 NMOS트랜지스터(N1, N2)의 게이트 입력으로 받아들인 종래의 데이터 버스 센스 앰프는 데이터 버스라인 쌍(DB, DB#)의 전위차에 의해 빠지는 전류의 차이(양)에 의해서 데이터 버스라인 쌍(DB, DB#)의 전위를 증폭/래치함과 더불어 증폭된 데이터 버스라인 쌍(DB, DB#)의 전위를 후속단으로 전달하게 된다.That is, the conventional data bus sense amplifier which receives the signals of the data bus line pairs DB and DB # as the gate inputs of the NMOS transistors N1 and N2 is driven by the potential difference between the data bus line pairs DB and DB #. By the difference (amount) of the current, the potential of the data bus line pairs DB and DB # is amplified / latched, and the potential of the amplified data bus line pairs DB and DB # is transferred to the subsequent stage.
그런데, 이때 상기 데이터 버스라인 쌍(DB, DB#)의 전위차에 의해 빠지는 전류의 차이를 비교하는 동안에 전류패스가 생겨서 전류소모가 발생된다.However, at this time, a current path is generated and current consumption occurs while comparing the difference of the current drawn by the potential difference between the data bus line pairs DB and DB #.
다시 말해서, 데이터 버스라인 쌍(DB, DB#)의 신호입력에 의해서 차등출력단(DB_out, DB#_out)의 출력이 정해지지만, 데이터 버스라인 쌍(DB, DB#)의 신호입력 전위차를 비교하는 동안에는 전류패스가 생기는 것을 방지할 수 없다. 이 결과, 셀 데이터 리드(Cell Data Read)시의 칩 전류소모를 불러 일으키게 된다.In other words, the outputs of the differential output terminals DB_out and DB # _out are determined by the signal input of the data bus line pairs DB and DB #, but the signal input potential differences of the data bus line pairs DB and DB # are compared. It is not possible to prevent the current path from occurring during this time. As a result, chip current consumption during cell data read is caused.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 전류패스를 제거함으로써 회로동작시 발생되는 전류소모를 줄일 수 있도록 한 데이터 버스 센스 앰프를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a data bus sense amplifier capable of reducing current consumption generated during circuit operation by eliminating current paths.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 데이터 버스 센스 앰프는, 입력되는 데이터 버스 센스 앰프 대기신호에 의해 데이터 버스라인 쌍의 전위를 전달하는 전달수단과,In order to achieve the above object, a data bus sense amplifier according to a preferred embodiment of the present invention, transfer means for transferring the potential of the data bus line pair by the input data bus sense amplifier standby signal,
초기상태에서 일정한 출력전위를 유지하는 출력제어노드를 갖추고서, 데이터 버스 센스 앰프 동작시 상기 전달수단으로부터의 데이터 버스라인 쌍의 전위를 상기 출력제어노드로 받고 그 출력제어노드의 전위를 증폭출력시키는 노드제어수단 및,An output control node that maintains a constant output potential in an initial state, and receives a potential of the data bus line pair from the transfer means to the output control node during the operation of the data bus sense amplifier to amplify and output the potential of the output control node. Node control means,
초기상태시 상기 데이터 버스 센스 앰프 대기신호에 의해 일정레벨의 출력신호를 내보내고 있다가 데이터 버스 센스 앰프 동작시 상기 출력제어노드로부터의 신호에 의해 상호 반대레벨의 데이터를 출력하는 제 1 및 제 2출력수단을 구비하고,First and second outputs outputting a constant level output signal by the data bus sense amplifier standby signal in an initial state, and outputting data of mutually opposite levels by a signal from the output control node during data bus sense amplifier operation. With means,
상기 전달수단은 상기 데이터 버스라인 쌍에 소오스/드레인단이 접속되고 상호의 게이트가 데이터 버스 센스 앰프 대기신호단에 공통접속된 MOS소자로 구성되는 것을 특징으로 한다.The transfer means is characterized in that the source / drain stage is connected to the data bus line pair, characterized in that the MOS device is connected to the common gate to the data bus sense amplifier standby signal stage.
도 1은 종래의 데이터 버스 센스 앰프 회로도,1 is a circuit diagram of a conventional data bus sense amplifier,
도 2는 본 발명의 실시예에 따른 데이터 버스 센스 앰프의 회로도,2 is a circuit diagram of a data bus sense amplifier according to an embodiment of the present invention;
도 3은 도 2에 도시된 차등출력을 입력으로 하는 노어 게이트 래치의 일예를 나타낸 회로도이다.FIG. 3 is a circuit diagram illustrating an example of a NOR gate latch that receives the differential output illustrated in FIG. 2.
< 도면의 주요부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>
10 : 전달수단 20 : 노드제어수단10: transmission means 20: node control means
30 : 제 1출력수단 40 : 제 2출력수단30: first output means 40: second output means
P1∼P8 : PMOS트랜지스터 N1∼N6 : NMOS트랜지스터P1 to P8: PMOS transistor N1 to N6: NMOS transistor
N1, N2 : 노어 게이트N1, N2: NOR gate
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 데이터 버스 센스 앰프의 회로도로서, 입력되는 데이터 버스 센스 앰프 대기신호(DBSA_STB)에 의해 데이터 버스라인 쌍(DB, DB#)의 전위를 전달하는 전달수단(10)과, 초기상태에서 일정한 출력전위를 유지하는 출력제어노드(D, D#)를 갖추고서 데이터 버스 센스 앰프 동작시 상기 전달수단(10)으로부터의 데이터 버스라인 쌍(DB, DB#)의 전위를 상기 출력제어노드(D, D#)로 받고 그 출력제어노드(D, D#)의 전위를 증폭출력시키는 노드제어수단(20) 및, 초기상태시 상기 데이터 버스 센스 앰프 대기신호(DBSA_STB)에 의해 일정레벨의 출력신호를 내보내고 있다가 데이터 버스 센스 앰프 동작시 상기 출력제어노드(D, D#)로부터의 신호에 의해 상호 반대레벨의 데이터를 출력하는 제 1 및 제 2출력수단(30, 40)으로 구성된다.2 is a circuit diagram of a data bus sense amplifier according to an exemplary embodiment of the present invention, wherein the transfer means 10 transfers a potential of the data bus line pairs DB and DB # by an input data bus sense amplifier standby signal DBSA_STB. And an output control node (D, D #) that maintains a constant output potential in the initial state, and the potential of the data bus line pair (DB, DB #) from the transmission means 10 during the data bus sense amplifier operation. The node control means 20 which receives the output control nodes D and D # and amplifies and outputs the potentials of the output control nodes D and D #, and is fixed by the data bus sense amplifier wait signal DBSA_STB at an initial state. First and second output means (30, 40) for outputting output signals of a level and outputting data of mutually opposite levels by signals from the output control nodes (D, D #) during operation of the data bus sense amplifier. do.
상기 전달수단(10)은 상기 데이터 버스라인 쌍(DB, DB#)에 소오스/드레인단이 접속되고 상호의 게이트가 데이터 버스 센스 앰프 대기신호단에 공통접속된 MOS소자(N3, N4; NMOS트랜지스터)로 구성된다.The transfer means 10 includes MOS devices N3 and N4 having source / drain ends connected to the data bus line pairs DB and DB # and gates of which are commonly connected to the data bus sense amplifier standby signal ends. It is composed of
그리고, 상기 노드제어수단(20)은 PMOS트랜지스터(P3, P4)가 크로스-커플되고, 그 PMOS트랜지스터(P3)의 소오스와 드레인 사이에 PMOS트랜지스터(P5)가 연결되며, 상기 PMOS트랜지스터(P4)의 소오스와 드레인 사이에 PMOS트랜지스터(P6)가 연결되는 구성으로서, 상기 PMOS트랜지스터(P5, P6)의 게이트는 데이터 버스 센스 앰프 대기신호(DBSA_STB)를 입력받는다.The node control means 20 has PMOS transistors P3 and P4 cross-coupled, and a PMOS transistor P5 is connected between a source and a drain of the PMOS transistor P3, and the PMOS transistor P4 is connected. The PMOS transistor P6 is connected between a source and a drain of the gate, and the gates of the PMOS transistors P5 and P6 receive the data bus sense amplifier wait signal DBSA_STB.
한편, 상기 PMOS트랜지스터(P3, P4)의 드레인에는 상호 게이트가 접속된 NMOS트랜지스터(N3, N4)가 연결된다.Meanwhile, NMOS transistors N3 and N4 having gates connected thereto are connected to drains of the PMOS transistors P3 and P4.
상기 제 1출력수단(30)은 전원전압단과 접지전압단 사이에 상호 직렬로 접속되되 상호간의 접속노드를 차등출력단(DB#_out)으로 하는 CMOS인버터구조의 MOS소자(P8, N6)로 구성되고, 상기 제 2출력수단(40)은 전원전압단과 접지전압단 사이에 상호 직렬로 접속되되 상호간의 접속노드를 차등출력단(DB_out)으로 하는 복수의 CMOS인버터구조의 MOS소자(P8, N6)로 구성된다.The first output means 30 is composed of MOS devices (P8, N6) of the CMOS inverter structure which is connected in series between the power supply voltage terminal and the ground voltage terminal, and the mutual connection node is the differential output terminal (DB # _out) The second output means 40 is composed of a plurality of CMOS inverter structures MOS elements P8 and N6 connected in series between a power supply voltage terminal and a ground voltage terminal, and having mutually connected nodes as the differential output terminal DB_out. do.
여기서, 상기 PMOS트랜지스터(P7)의 게이트는 상기 PMOS트랜지스터(P3, P5)의 출력제어노드(D#)에 접속되고, 상기 PMOS트랜지스터(P8)의 게이트는 상기 PMOS트랜지스터(P4, P6)의 출력제어노드(D)에 접속되며, 상기 NMOS트랜지스터(N5, N6)의 게이트는 인버터(IV1)를 매개로 데이터 버스 센스 앰프 대기신호(DBSA_STB)를 입력받는다.Here, the gate of the PMOS transistor P7 is connected to the output control node D # of the PMOS transistors P3 and P5, and the gate of the PMOS transistor P8 is output control of the PMOS transistors P4 and P6. The NMOS transistors N5 and N6 are connected to the node D, and the gates of the NMOS transistors N5 and N6 receive the data bus sense amplifier wait signal DBSA_STB through the inverter IV1.
그리고, 도 3은 상기 차등출력단(DB_out, DB#_out)의 데이터를 입력으로 하는 노어 게이트 래치의 일예를 나타낸 회로도로서, 상기 차등출력단(DB_out)은 노어 게이트(N1)의 일입력단으로 입력되고, 상기 차등출력단(DB#_out)은 노어 게이트(N2)의 일입력단으로 입력되며, 상호의 출력은 상대방의 다른 입력단으로 입력된다.3 is a circuit diagram illustrating an example of a NOR gate latch for inputting data of the differential output terminals DB_out and DB # _out. The differential output terminal DB_out is input to one input terminal of the NOR gate N1. The differential output terminal DB # _out is input to one input terminal of the NOR gate N2, and the mutual output is input to the other input terminal of the counterpart.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 데이터 버스 센스 앰프의 동작에 대해 설명하면 다음과 같다.Next, the operation of the data bus sense amplifier according to the embodiment of the present invention configured as described above is as follows.
초기상태에서 데이터 버스 센스 앰프 대기신호(DBSA_STB)는 로우(L)레벨로 있어서 NMOS트랜지스터(N5, N6)가 턴온되어 차등출력단(DB_out, DB#_out)은 로우레벨로 있게 된다.In the initial state, the data bus sense amplifier wait signal DBSA_STB is at the low level, so that the NMOS transistors N5 and N6 are turned on so that the differential output terminals DB_out and DB # _out are at the low level.
또한, PMOS트랜지스터(P5, P6)가 턴온됨에 따라 출력제어노드(D#, D)가 하이레벨로 되고, PMOS트랜지스터(P3, P4, P7, P8)와 NMOS트랜지스터(N3, N4)는 턴오프상태로 있게 된다.In addition, as the PMOS transistors P5 and P6 are turned on, the output control nodes D # and D become high level, and the PMOS transistors P3, P4, P7 and P8 and the NMOS transistors N3 and N4 are turned off. To be.
이와 같은 초기상태를 유지하고 있다가, 데이터 버스 센스 앰프의 동작을 위해서 상기 데이터 버스 센스 앰프 대기신호(DBSA_STB)가 하이(H)레벨로 천이되면 상기 PMOS트랜지스터(P5, P6) 및 NMOS트랜지스터(N5, N6)가 턴오프상태로 되고, NMOS트랜지스터(N3, N4)가 턴온되어 데이터 버스라인(DB, DB#)의 전위(이미 비트 라인 센스 앰프에 의해서 어느 정도 증폭된 전위를 가지고 있는 상태임)에 따라 상기 출력제어노드(D)와 출력제어노드(D#)간에 전압변화가 발생하고, 그 출력제어노드(D, D#)의 전위에 따라서 상기 PMOS트랜지스터(P3, P4)가 증폭작용을 하게 된다.In this initial state, when the data bus sense amplifier standby signal DBSA_STB transitions to the high (H) level for the operation of the data bus sense amplifier, the PMOS transistors P5 and P6 and the NMOS transistor N5 are maintained. , N6 is turned off, and the NMOS transistors N3 and N4 are turned on so that the potentials of the data bus lines DB and DB # are already amplified to some extent by the bit line sense amplifiers. As a result, a voltage change occurs between the output control node D and the output control node D #, and the PMOS transistors P3 and P4 amplify according to the potentials of the output control nodes D and D #. .
그에 따라, 상기 PMOS트랜지스터(P7, P8)가 온/오프상태가 되어서 차등출력단(DB_out, DB#_out)중 하나는 로우레벨에서 하이레벨로 천이하게 되고, 이와 같이 하여 생성된 차등출력단(DB_out, DB#_out)은 노어 게이트(N1, N2; 도 3참조)에 의해 리드 데이터(RD, RD#)로 래치된다.Accordingly, the PMOS transistors P7 and P8 are turned on / off so that one of the differential output terminals DB_out and DB # _out transitions from a low level to a high level, and thus the differential output terminals DB_out, DB # _out is latched into read data RD and RD # by the NOR gates N1 and N2 (see FIG. 3).
결국, 본 발명의 실시예에 따른 데이터 버스 센스 앰프는 비트 라인 센스 앰프(도시 생략)의 증폭을 거쳐 나온 데이터 버스라인(DB, DB#)의 전위차를 비교하는 방식으로서, 데이터 버스라인(DB, DB#)의 신호를 게이트로 받지 않고 소오스/드레인단으로 받음으로 하여 전류패스가 생기지 않게 된다.As a result, the data bus sense amplifier according to the embodiment of the present invention is a method of comparing the potential difference between the data bus lines DB and DB # that have been amplified by bit line sense amplifiers (not shown). The current path is not generated by receiving the signal of DB #) from the source / drain stage without receiving the gate.
이상 설명한 바와 같은 본 발명에 의하면, 셀 데이터를 액세스할 때 동작하게 되는 데이터 버스 센스 앰프의 전류소모를 최소화함으로써 칩의 전류소모를 줄이고 동작의 안정화를 기할 수 있다.According to the present invention as described above, by minimizing the current consumption of the data bus sense amplifier to operate when the cell data is accessed, it is possible to reduce the current consumption of the chip and stabilize the operation.
특히 고속동작과 하이 밴드폭(High Band Width)을 요하는 소자는 전류소모의 최소화가 큰 관건이므로, 이러한 소자에 본 발명이 적용되었을 경우 매우 큰 효과를 보게 된다.In particular, a device requiring high speed operation and a high band width has a great problem of minimizing current consumption. Therefore, when the present invention is applied to such a device, a very large effect is obtained.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
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