KR100297938B1 - Nonvolatile Memory Device and Manufacturing Method - Google Patents
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
비휘발성 메모리 장치 및 그 제조 방법에 관해 개시한다. 본 발명에 따른 비휘발성 메모리 장치는 이웃한 셀들간의 소오스 영역들을 워드 라인과 평행한 방향으로 연결하는 소오스 패드 라인을 구비한다. 따라서, 전체 셀 에레이 영역에 필요한 공통 소오스 라인의 수를 감소시킬 수 있다. 또, 자기 정렬된 비트 라인 콘택홀을 구비하여 워드 라인과 비트라인 콘택홀간의 거리를 최소화하여 셀 어레이 영역의 크기를 최소화할 수 있다.Disclosed are a nonvolatile memory device and a method of manufacturing the same. A nonvolatile memory device according to the present invention includes a source pad line that connects source regions between neighboring cells in a direction parallel to a word line. Therefore, the number of common source lines required for the entire cell array region can be reduced. In addition, a self-aligned bit line contact hole may be provided to minimize the distance between the word line and the bit line contact hole, thereby minimizing the size of the cell array region.
Description
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 고집적화된 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a highly integrated nonvolatile memory device and a method for manufacturing the same.
비휘발성 메모리 장치를 고집적화하기 위해서는 워드라인 방향 및 비트라인 방향으로의 크기 축소가 요구된다. 이러한 비휘발성 메모리 장치의 고집적화를 달성하기 위한 대표적인 기술로 자기 정렬 소오스 식각(Self Align Source Etching)기술이 제시되었다. 자기 정렬 소오스 식각 기술은 미국 특허 제5,120,671 및 미국 특허 제5,470,773에 개시되어 있다.In order to highly integrate a nonvolatile memory device, size reduction in the word line direction and the bit line direction is required. As a representative technique for achieving high integration of such a nonvolatile memory device, a self alignment source etching technique has been proposed. Self-aligned source etching techniques are disclosed in US Pat. No. 5,120,671 and US Pat. No. 5,470,773.
두 특허에 의해 형성되는 비휘발성 메모리 장치, 예컨대 플래쉬 메모리 장치의 레이아웃도가 도 1에 도시되어 있으며, 도 1의 Ⅱ-Ⅱ′선을 따라 자른 단면도가 도2에 도시되어 있다.A layout of a nonvolatile memory device, such as a flash memory device, formed by two patents is shown in FIG. 1, and a cross-sectional view taken along the line II-II 'of FIG. 1 is shown in FIG.
참조부호 10은 활성 영역 패턴을, 20은 플로팅 게이트 패턴을, 30은 콘트롤 게이트 패턴을, 50은 비트라인 콘택 패턴을, 60은 비트라인 패턴을, 70은 공통 소오스 라인 콘택 패턴을, 80은 공통 소오스 라인 패턴을 각각 나타낸다.Reference numeral 10 denotes an active region pattern, 20 a floating gate pattern, 30 a control gate pattern, 50 a bitline contact pattern, 60 a bitline pattern, 70 a common source line contact pattern, and 80 a common Each source line pattern is shown.
상기 두 특허에서는 이웃한 셀들간의 소오스 영역들을 워드 라인 방향으로 연결시키기 위하여 필요한 소오스 라인 확산층을 활성 영역내에만 형성하지 않는다. 대신 필드 산화막을 식각하여 그 하부에 소오스 라인 확산층을 형성하여 워드 라인 방향으로 이웃한 셀들의 소오스 영역들을 연결시킨다. 따라서, 워드 라인과 소오스 라인 확산층간의 절연 거리가 불필요하므로 메모리 셀 어레이의 크기를 축소시킬 수 있다.In the above two patents, the source line diffusion layer necessary for connecting the source regions between neighboring cells in the word line direction is not formed only in the active region. Instead, the field oxide layer is etched to form a source line diffusion layer below the interconnection, thereby connecting source regions of neighboring cells in the word line direction. Therefore, since the insulation distance between the word line and the source line diffusion layer is unnecessary, the size of the memory cell array can be reduced.
상기 두 특허에 개시되어 있는 제조 방법을 간단히 설명하면, 먼저 필드 산화막(102)에 의해 정의된 반도체 기판(5)의 활성 영역상에 스택형 게이트를 형성한다. 스택형 게이트는 터널 산화막(15), 플로팅 게이트(20), 절연막(25) 및 콘트롤 게이트(30)를 적층하여 형성한다. 스택 게이트의 측면에 산화막 스페이서(32)를 형성한다. 이어서, 워드 라인 방향과 평행하게 소오스 영역 및 이와 인접한 필드 산화막 영역(12)을 노출시키는 마스크를 형성한 후, 자기 정렬 소오스 식각으로 필드 산화막을 제거한다. 계속해서 노출된 반도체 기판에 N+형 이온을 주입하여 워드 라인(도1의 30)과 평행한 소오스 라인 확산층(41)을 형성한다. 상술한 산화막 스페이서(32)는 자기 정렬 식각후에 형성할 수도 있다. 계속해서 소오스 영역 및 드레인 영역에 이온을 주입하여 드레인 영역(42) 및 소오스 영역(43)을 완성한 다음, 절연막(47)을 증착한 후 사진 식각 공정으로 드레인 영역(42) 콘택홀(50) 및 소오스 영역(46) 콘택홀(70)을 형성한다. 이어서 결과물 전면에 금속층을 증착한 후 패터닝하여 비트라인(60) 및 공통 소오스 라인(80)을 완성한다.Briefly describing the manufacturing method disclosed in the above two patents, a stacked gate is first formed on the active region of the semiconductor substrate 5 defined by the field oxide film 102. The stacked gate is formed by stacking the tunnel oxide film 15, the floating gate 20, the insulating film 25, and the control gate 30. An oxide spacer 32 is formed on the side of the stack gate. Subsequently, a mask is formed to expose the source region and the adjacent field oxide region 12 adjacent to the word line direction, and then the field oxide layer is removed by self-aligned source etching. Subsequently, N + type ions are implanted into the exposed semiconductor substrate to form a source line diffusion layer 41 parallel to the word line (30 in FIG. 1). The oxide film spacer 32 described above may be formed after self-aligned etching. Subsequently, the source region and the drain region are implanted with ions to complete the drain region 42 and the source region 43, and then the insulating layer 47 is deposited, and then the contact region 50 of the drain region 42 and the photolithography process are performed. The source region 46 forms a contact hole 70. Subsequently, a metal layer is deposited on the entire surface of the resultant, and then patterned to complete the bit line 60 and the common source line 80.
그런데 상술한 방법에 따르면, 자기 정렬 소오스 식각 공정시 필드 산화막(102)만 식각되는 것이 아니라 소오스 영역(43)이 형성될 활성 영역까지 식각된다. 즉, 활성 영역 부위의 실리콘 기판이 300Å 이상 과식각되어 소오스 부위에 식각 손상이 발생하게 된다. 식각 손상이 발생하면 전하 저장 능력(retention capability)이 감소한다. 식각 손상을 치유하기 위한 방법으로는 어닐링 방법이 있으나 이 어닐링은 900-1000℃의 고온도에서 실시되어야 하므로 또 다른 문제점을 야기시킨다.However, according to the above-described method, not only the field oxide layer 102 is etched in the self-aligned source etching process, but also the active region where the source region 43 is formed. In other words, the silicon substrate in the active region is overetched to 300 占 Å or more, thereby causing etching damage to the source region. When etching damage occurs, the retention capability is reduced. There is an annealing method for curing the etching damage, but this annealing must be carried out at a high temperature of 900-1000 ℃ causes another problem.
이렇게 형성된 비휘발성 메모리 장치는 공통 소오스 라인(80)과 각 셀의 소오스 영역(43)이 소오스 라인 확산층(41)을 통해 연결되어 있기 때문에, 고집적화에 따라 셀의 면적이 축소되면 소오스 라인 확산층의 면적 또한 감소하여 소오스 저항이 높아진다. 소오스 저항이 높아지면 동작시 방전(discharge) 속도를 감소시켜 셀의 성능을 저하시키므로 이를 방지하기 위해서는 공통 소오스 라인에 연결되는 소오스 영역의 수를 감소시켜야 한다. 다시말하면, 셀 어레이에 형성되어야 하는 공통 소오스 라인의 수를 증가시켜야 한다. 공통 소오스 라인의 수가 증가하면 결국 셀 어레이의 면적이 증가하는 원하지 않는 결과를 초래한다.In the nonvolatile memory device formed as described above, since the common source line 80 and the source region 43 of each cell are connected through the source line diffusion layer 41, the area of the source line diffusion layer is reduced when the area of the cell is reduced due to high integration. It also decreases, increasing source resistance. If the source resistance is high, the cell performance is reduced by reducing the discharge rate during operation. Therefore, the number of source regions connected to the common source line must be reduced to prevent this. In other words, the number of common source lines that must be formed in the cell array must be increased. Increasing the number of common source lines results in undesirable consequences of an increase in the area of the cell array.
또, 상술한 특허에 따르면, 비트라인 콘택홀(50)을 형성하기 위한 사진 공정시 발생하는 미스얼라인에 대한 공정 여유도를 고려하여 스택 게이트와 비트라인 콘택홀(50)간에는 충분한 거리(L)가 확보되어야한다. 그러므로, 비트 라인 방향으로 집적도를 향상시키는데는 일정한 한계가 따른다.In addition, according to the above-described patent, a sufficient distance L between the stack gate and the bit line contact hole 50 in consideration of a process margin for misalignment generated during the photolithography process for forming the bit line contact hole 50. ) Should be secured. Therefore, there is a certain limit to improving the degree of integration in the bit line direction.
본 발명이 이루고자 하는 기술적 과제는 새로운 구조의 소오스 패드 라인과 자기 정렬된 콘택을 구비하여 집적도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a nonvolatile memory device having improved integration degree by including a source pad line having a new structure and a self-aligned contact.
본 발명이 이루고자 하는 다른 기술적 과제는 새로운 구조의 소오스 패드 라인과 자기 정렬된 콘택을 구비하는 집적도가 향상된 비휘발성 메모리 장치를 제조하는데 적합한 방법을 제공하는 것이다.Another object of the present invention is to provide a method suitable for fabricating an integrated nonvolatile memory device having a new structured source pad line and self aligned contacts.
도 1은 종래의 플래쉬 메모리 장치의 셀 어레이부의 일부 레이아웃도이다.1 is a partial layout view of a cell array unit of a conventional flash memory device.
도 2는 도1의 Ⅱ-Ⅱ′선을 따라 자른 단면도이다.FIG. 2 is a cross-sectional view taken along line II-II ′ of FIG. 1.
도 3는 본 발명에 따른 플래쉬 메모리 장치의 셀 어레이부의 일부 레이아웃도이다.3 is a partial layout view of a cell array unit of a flash memory device according to the present invention.
도 4는 도3에 도시된 플래쉬 메모리 장치의 등가회로도이다.FIG. 4 is an equivalent circuit diagram of the flash memory device shown in FIG. 3.
도 5는 도3의 Ⅴ-V′선을 따라 자른 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 3.
도 6 내지 도 13은 본 발명의 제1실시예에 따르고 도3에 도시된 레이아웃도를 사용하여 본 발명에 따른 플래쉬 메모리 장치를 제조하는 공정 중간 단계 구조물들의 단면도들로서, V-V′선을 따라 자른 단면도들이다.6 through 13 are cross-sectional views taken along line VV ′, showing cross-sectional views of intermediate structures in a process of manufacturing a flash memory device according to the present invention using the layout shown in FIG. 3 according to the first embodiment of the present invention. admit.
도 14 내지 도 15는 본 발명에 제2실시예에 따라 본 발명의 플래쉬 메모리 장치를 제조하는 공정 중간 단계 구조물들의 단면도들로서, 도 3의 V-V′선을 따라 자른 단면도들이다.14 to 15 are cross-sectional views taken along the line V-V ′ of FIG. 3 as cross-sectional views of intermediate structures of a process of manufacturing the flash memory device of the present invention according to the second embodiment of the present invention.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는,이웃한 셀들간의 소오스 영역들을 연결하는 소오스 패드 라인을 구비한다. 또, 자기 정렬된 비트 라인 콘택홀을 구비한다.According to an aspect of the present invention, a nonvolatile memory device includes a source pad line connecting source regions between neighboring cells. It also has a self-aligned bit line contact hole.
즉 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 반도체 기판상에 형성되고, 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들에 의해 정의되는 복수개의 활성 영역들과, 상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에는 복수개의 제1게이트들과 상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들과, 상기 스택형 게이트들 사이의 상기 활성 영역내에 형성된 복수개의 소오스 영역들과, 상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간절연막내에 형성되고 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 복수개의 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들과, 상기 제1콘택홀들내에 형성되어 상기 노출된 소오스 영역들을 스택형 게이트와 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들 및 상기 소오스 패드 라인들과 접속되고 상기 스택형 게이트들과 수직한 소오스 라인으로 구성된다.That is, the nonvolatile memory device according to an aspect of the present invention is formed on a semiconductor substrate, and is formed by a plurality of active isolation regions defined by a plurality of device isolation regions extending in parallel in one direction, and insulated from the semiconductor substrate. The plurality of first gates and the plurality of first gates are insulated from the active regions and a portion of the device isolation regions, and are continuously formed on the first gates and the plurality of device isolation regions. A plurality of stacked gates composed of second gates perpendicular to the plurality of active regions, a plurality of source regions formed in the active region between the stacked gates, and self aligned by the plurality of stacked gates The source regions formed in the first interlayer insulating film formed on the semiconductor substrate and between the stacked gates. A plurality of first contact holes for continuously exposing the device isolation regions in a direction parallel to the plurality of stacked gates, and formed in the first contact holes to parallel the exposed source regions with the stacked gate And a plurality of source pad lines connected in one direction and a source line connected to the source pad lines and perpendicular to the stacked gates.
그리고, 상기 스택형 게이트들 사이의 상기 활성 영역내에 복수개의 드레인 영역들과, 상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간 절연막내에 형성되고, 상기 복수개의 드레인 영역들을 각각 노출시키는 복수개의 제2콘택홀들과 상기 제2콘택홀들내에 형성되어 상기 드레인 영역과 접속하는 복수개의 플러그들 및 상기 소자 분리 영역과 평행하게 배열되어 있는 상기 복수개의 플러그들과 접속되고 각각 상기 활성 영역들과 평행한 복수개의 비트라인들을 더 구비한다.And a plurality of drain regions in the active region between the stacked gates and a first interlayer insulating film formed on the semiconductor substrate and self-aligned by the plurality of stacked gates. A plurality of second contact holes respectively exposing regions and a plurality of plugs formed in the second contact holes to connect with the drain region and the plurality of plugs arranged in parallel with the device isolation region. And a plurality of bit lines, each parallel to the active regions.
본 발명에 있어서, 상기 스택형 게이트들의 상면 및 측벽에는 식각 스토퍼가 형성되는 것이 바람직하고, 상기 제1콘택홀들내에 형성된 플러그들은 불순물 확산층보다 저항이 낮은 금속으로 구성되는 것이 바람직하다. 그리고, 상기 패드 라인들과 상기 플러그들은 그 상부의 높이가 실질적으로 균일한 것이 바람직하다.In the present invention, an etch stopper is preferably formed on the top and sidewalls of the stacked gates, and the plugs formed in the first contact holes are preferably made of a metal having a lower resistance than the impurity diffusion layer. In addition, the pad lines and the plugs preferably have a substantially uniform height thereon.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 먼저 반도체 기판을 제공한 후, 상기 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들을 형성하여 복수개의 활성 영역들을 정의한다. 다음에, 상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과, 상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들을 형성한다. 이어서, 상기 스택형 게이트들 사이의 활성 영역내에 불순물을 주입하여 복수개의 소오스 영역들 및 복수개의 드레인 영역들을 형성한 후, 상기 복수개의 소오스 영역들 및 드레인 영역들이 형성된 결과물상에 제1층간 절연막을 형성한다. 계속해서, 상기 제1층간 절연막을 패터닝하여 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들을 형성한 후, 상기 제1콘택홀들내에 상기 소오스 영역들을 상기 스택형 게이트들과 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들을 형성한다.According to the manufacturing method of the nonvolatile memory device according to the present invention for achieving the above another technical problem, first by providing a semiconductor substrate, and then forming a plurality of device isolation regions extending in parallel in one direction on the semiconductor substrate Active areas are defined. Next, a plurality of first gates insulated from the semiconductor substrate and formed on some regions of the active regions and the device isolation regions, and insulated from the first gates, the first gates and the plurality of gates A plurality of stacked gates are formed on the plurality of device isolation regions, the plurality of stacked gates including second gates perpendicular to the plurality of active regions. Subsequently, impurities are implanted into the active regions between the stacked gates to form a plurality of source regions and a plurality of drain regions, and then a first interlayer insulating layer is formed on the resultant formed with the plurality of source regions and drain regions. Form. Subsequently, the first interlayer insulating layer is patterned to form a plurality of first contact holes for continuously exposing the source regions and the device isolation regions between the stacked gates in a direction parallel to the stacked gates. Thereafter, a plurality of source pad lines are formed in the first contact holes to connect the source regions in a direction parallel to the stacked gates.
이어서, 상기 복수개의 제2도전형의 패드 라인들이 형성된 결과물상에 제2층간 절연막을 형성한 후, 상기 제2층간 절연막을 패터닝하여 상기 복수개의 패드 라인들을 각각 노출시키는 복수개의 비아홀들을 형성한다. 마지막으로 상기 비아홀들을 매립하고, 상기 소오스 패드 라인들을 연결하며, 상기 스택형 게이트들과 수직한 소오스 라인을 형성한다.Subsequently, a second interlayer insulating layer is formed on the resultant product on which the plurality of second conductive type pad lines are formed, and then the second interlayer insulating layer is patterned to form a plurality of via holes exposing the plurality of pad lines, respectively. Finally, the via holes are filled, the source pad lines are connected, and a source line perpendicular to the stacked gates is formed.
본 발명에 있어서, 상기 제1콘택홀들을 형성하는 단계는 하나의 마스크를 사용하여 상기 복수개의 제1콘택홀들과 동시에, 상기 복수개의 스택형 게이트들 사이의 상기 드레인 영역들을 노출시키는 복수개의 제2콘택홀들을 형성하는 단계이고, 상기 소오스 패드 라인을 형성하는 단계는 상기 소오스 패드 라인들과 동시에, 상기 제2콘택홀들내에 플러그들을 형성하는 단계인 것이 바람직하다.The forming of the first contact holes may include forming a plurality of first contact holes to expose the drain regions between the plurality of stacked gates simultaneously with the plurality of first contact holes using a mask. The forming of the second contact holes may be performed, and the forming of the source pad line may include forming plugs in the second contact holes simultaneously with the source pad lines.
특히, 상기 제1층간 절연막을 형성하는 단계 전에, 상기 스택형 게이트의 상면 및 측벽에 식각 스토퍼막을 형성하는 단계를 더 구비한 후, 상기 스택형 게이트와 상기 식각 스토퍼막에 의해 자기 정렬된 상기 제1콘택홀들 및 제2콘택홀들을 형성하는 것이 바람직하다.In particular, before the forming of the first interlayer insulating film, further comprising forming an etch stopper film on the top and sidewalls of the stack-type gate, and the self-aligned by the stack-type gate and the etch stopper film It is preferable to form one contact holes and second contact holes.
그리고, 상기 제1콘택홀들 및 제2콘택홀들을 형성한 후, 상기 마스크를 이용하여, 상기 제1콘택홀들 및 제2콘택홀들에 의해 노출된 상기 소오스 및 드레인 영역상에 플러그 이온을 주입하는 단계를 더 실시한다.After the first contact holes and the second contact holes are formed, plug ions are formed on the source and drain regions exposed by the first contact holes and the second contact holes using the mask. Injecting is further performed.
본 발명에 따르면, 이웃한 셀들간의 소오스 영역들이 소오스 패드 라인으로 연결되기 때문에 전체 셀 에레이 영역에 필요한 공통 소오스 라인의 수를 감소시킬 수 있다. 또, 자기 정렬된 비트 라인 콘택홀을 구비하여 워드 라인과 비트라인 콘택홀간의 거리를 최소화하여 셀 어레이 영역의 크기를 최소화할 수 있다.According to the present invention, since source regions between neighboring cells are connected to source pad lines, the number of common source lines required for the entire cell array region can be reduced. In addition, a self-aligned bit line contact hole may be provided to minimize the distance between the word line and the bit line contact hole, thereby minimizing the size of the cell array region.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 도면에서 동일참조부호는 동일부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the accompanying drawings, the thicknesses of the various films and regions are highlighted for clarity. Like reference numerals in the drawings denote like elements.
도 3은 본 발명에 따른 비휘발성 메모리 장치, 특히 플래쉬 메모리 장치의 셀 어레이부를 제조하기 위한 레이아웃도이고, 도 4는 도 3에 도시된 플래쉬 메모리 장치의 셀 어레이부의 등가 회로도이다.3 is a layout diagram for manufacturing a cell array unit of a nonvolatile memory device, particularly a flash memory device according to the present invention, and FIG. 4 is an equivalent circuit diagram of the cell array unit of the flash memory device shown in FIG.
참조 부호 105는 활성 영역 패턴을, 110은 플로팅 게이트 패턴을, 120은 워드라인으로 기능하는 콘트롤 게이트 패턴을, 140은 비트라인 콘택 패턴을, 145는 소오스 패드 라인 콘택 패턴을, 150은 비트라인 비아홀 패턴을, 160은 비트라인 패턴을, 170은 소오스 라인 비아홀 패턴을, 180은 소오스 라인 패턴을, 190은 워드 라인 콘택 패턴을 각각 나타낸다.Reference numeral 105 denotes an active region pattern, 110 a floating gate pattern, 120 a control gate pattern functioning as a wordline, 140 a bitline contact pattern, 145 a source pad line contact pattern, and 150 a bitline via hole. The pattern, 160 denotes a bit line pattern, 170 denotes a source line via hole pattern, 180 denotes a source line pattern, and 190 denotes a word line contact pattern.
그리고, 도 5에는 도 3의 V-V′선을 따라 자른 단면도가 도시되어 있다.5 is a cross-sectional view taken along the line VV ′ of FIG. 3.
도 3, 도 4 및 도 5를 참조하여 본 발명에 따른 플래쉬 메모리 장치에 대하여 설명한다. 전기적으로 데이타의 저장과 소거가 가능한 본 발명에 따른 플래쉬 메모리 장치는, 반도체 기판(100)상에 일방향으로 평행하게 신장되면서 형성된 복수개의 소자 분리 영역들(102)에 의해 정의되는 복수(x)개의 활성 영역들(105)을 구비한다. 이들 활성 영역들(105)상에는 복수(x×y)개의 플로팅 게이트들(110) 및 복수(y)개의 콘트롤 게이트들(120)로 구성된 복수개(x×y)의 스택형 게이트들을 구비한다. 플로팅 게이트들(110)은 활성 영역(105) 및 소자 분리막(102)의 일부 영역에 형성되고, 워드 라인으로 기능하는 콘트롤 게이트들(120)은 활성 영역(105)과 직교하는 방향으로 연속적으로 신장된 형태를 나타낸다. 활성 영역(105)과 콘트롤 게이트(120)가 직교하는 영역마다 하나의 단위 셀을 정의한다. 플로팅 게이트들(110)은 다결정 실리콘으로 형성되고, 콘트롤 게이트들(120)은 다결정 실리콘 단일층으로 또는 다결정 실리콘층(120A) 및 실리사이드층(120B)의 복합층으로도 구성될 수 있다. 플로팅 게이트들(110)은 터널 산화막(106)을 개재하여 반도체 기판(100)의 활성 영역(105)과 절연되며, 콘트롤 게이트들(120)은 절연막(115), 예컨대 산화막과 질화막의 적층형 절연막(예: ONO막) 또는 유전율이 높은 금속산화물등을 개재하여 플로팅 게이트들(110)과 절연된다.A flash memory device according to the present invention will be described with reference to FIGS. 3, 4, and 5. A flash memory device according to the present invention capable of electrically storing and erasing data includes a plurality of (x) devices defined by a plurality of device isolation regions 102 formed while being parallelly stretched in one direction on the semiconductor substrate 100. With active regions 105. On the active regions 105, a plurality of stacked gates including a plurality of (x × y) floating gates 110 and a plurality of (y) control gates 120 are provided. The floating gates 110 are formed in the active region 105 and a portion of the device isolation layer 102, and the control gates 120 serving as word lines continuously extend in a direction perpendicular to the active region 105. Form is shown. One unit cell is defined for each orthogonal region of the active region 105 and the control gate 120. The floating gates 110 may be formed of polycrystalline silicon, and the control gates 120 may be formed of a single polycrystalline silicon layer or a composite layer of the polycrystalline silicon layer 120A and the silicide layer 120B. The floating gates 110 are insulated from the active region 105 of the semiconductor substrate 100 via the tunnel oxide film 106, and the control gates 120 are formed of an insulating film 115, for example, a stacked insulating film of an oxide film and a nitride film. For example, the insulating gates 110 may be insulated from the floating gates 110 through an ONO film) or a metal oxide having a high dielectric constant.
스택형 게이트들(110, 120) 사이의 활성 영역(105)에는 불순물 영역, 즉 소오스 영역(135) 및 드레인 영역(132)들이 형성되어 있다. 스택형 게이트들(110, 120)상에는 제1층간 절연막 패턴(136P)이 적층되어 있다. 소오스 영역(132) 및 드레인 영역(132)에는 미스얼라인을 대비하여 콘택 저항을 감소시키기 위한 플러그 이온 주입이 되어 있는 것이 바람직하다.Impurity regions, that is, source regions 135 and drain regions 132 are formed in the active region 105 between the stacked gates 110 and 120. The first interlayer insulating layer pattern 136P is stacked on the stacked gates 110 and 120. The source region 132 and the drain region 132 are preferably implanted with plug ions to reduce contact resistance in preparation for misalignment.
소오스 영역(135)들은 제1콘택홀들(145)에 의해 드레인 영역(132)들은 제2콘택홀들(140)에 의해 노출된다.The source regions 135 are exposed by the first contact holes 145 and the drain regions 132 are exposed by the second contact holes 140.
제1콘택홀들(145) 즉, 소오스 패드 라인 콘택홀(145)들은, 스택형 게이트들 사이에 워드 라인(120)과 평행하게 형성되어, 워드 라인(120) 방향을 따라 소오스 영역들(135) 및 소오스 영역들(135)과 인접한 소자 분리 영역들(102)을 연속적으로 노출시킨다. 제2콘택홀들(140) 즉 드레인 콘택홀(140)은 스택형 게이트들 사이의 상기 복수개의 드레인 영역(132)들을 각각 노출시킨다. 이 때, 제1콘택홀들(145) 및 제2콘택홀들(140)은 스택형 게이트 전극들의 측벽에 및 상단에 형성된 질화막(122)에 의해 자기 정렬되어 형성된 자기 정렬 콘택홀인 것이 바람직하다.The first contact holes 145, that is, the source pad line contact holes 145 are formed in parallel with the word line 120 between the stacked gates, so that the source regions 135 in the direction of the word line 120. ) And the isolation regions 102 adjacent to the source regions 135. The second contact holes 140, that is, the drain contact holes 140, expose the plurality of drain regions 132 between the stacked gates, respectively. In this case, the first contact holes 145 and the second contact holes 140 are preferably self-aligned contact holes formed on the sidewalls of the stacked gate electrodes and by the nitride film 122 formed at the upper end thereof.
제1콘택홀들(145)내에는 워드 라인 방향을 따라 인접한 셀들의 소오스 영역들(135)을 연결하는 소오스 패드 라인(145')들이, 제2콘택홀들(140)내에는 비트라인 플러그(145')들이 채워져 있다. 소오스 패드 라인(145')들 및 비트라인 플러그(140')들은 도1에 도시되어 있는 소오스 라인 확산층(41)보다 저항이 낮은 금속으로 구성되는 것이 바람직하다. 따라서 텅스텐, 알루미늄, 구리등으로 이루어진다.Source pad lines 145 ′ connecting the source regions 135 of adjacent cells along the word line direction are formed in the first contact holes 145, and a bit line plug is formed in the second contact holes 140. 145 ') are filled. The source pad lines 145 'and the bit line plugs 140' are preferably made of a metal having a lower resistance than the source line diffusion layer 41 shown in FIG. Therefore, it is made of tungsten, aluminum, copper and the like.
복수개의 워드 라인들(120)과 평행한 복수개의 소오스 패드 라인(145')들은 제2층간 절연막(147)내에 형성되어 소오스 패드 라인(145')들을 각각 노출시키는 비아홀(170)들을 통해 공통 소오스 라인(180)과 연결되어 있다. 따라서 공통 소오스 라인(180)은 스택형 게이트들(110, 120)과 평행하게 배열되어 있다.The plurality of source pad lines 145 ′ parallel to the plurality of word lines 120 may be formed in the second interlayer insulating layer 147 to expose a common source through the via holes 170 exposing the source pad lines 145 ′, respectively. It is connected to line 180. Therefore, the common source line 180 is arranged in parallel with the stacked gates 110 and 120.
복수개의 비트라인 플러그(140')들은 제2층간 절연막(147)내에 형성되어 비트라인 플러그(140')들을 노출시키는 비아홀(150)들을 통해 비트라인(160)들과 연결되어 있다. 비트 라인(160)은 워드 라인(120)과 수직하게 활성 영역(102)과 평행하게 배열되어 있다.The bit line plugs 140 ′ are connected to the bit lines 160 through via holes 150 formed in the second interlayer insulating layer 147 to expose the bit line plugs 140 ′. The bit line 160 is arranged parallel to the active region 102 perpendicular to the word line 120.
그리고, 소오스 패드 라인(145')과 비트라인 플러그(140')들 및 제1층간 절연막 패턴(136P)상에는 식각 장벽막(146)이 적층되어 있는 것이 바람직하다. 이는 비아홀들(150, 170)형성시 제1층간 절연막 패턴(136P)이 손상되는 것을 방지하기 위한 것이다.The etch barrier layer 146 is preferably stacked on the source pad line 145 ′, the bit line plugs 140 ′, and the first interlayer insulating layer pattern 136P. This is to prevent the first interlayer insulating layer pattern 136P from being damaged when the via holes 150 and 170 are formed.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치는 이웃한 단위 셀들의 소오스 영역들을 저저항의 금속 물질로 구성된 소오스 패드 라인으로 연결한다. 소오스 패드 라인은, 종래의 소오스 라인 확산층(도 2의 41)보다 저항이 낮은 금속으로 구성되기 때문에, 종래의 소오스 라인 확산층보다 많은 수의 소오스 영역들을 연결할 수 있다. 따라서, 종래에는 공통 소오스 라인을 16 내지 32 비트라인들마다 하나씩 배열하여야 하였으나, 본 발명에 따르면 공통 소오스 라인이 배열되어야 하는 간격을 32 비트라인 이상으로 증가시킬 수 있다. 따라서 셀 어레이 영역에 배열되어야 하는 공통 소오스 라인(180)의 수가 감소하므로 셀 어레이 영역의 면적을 감소시킬 수 있다.As described above, the flash memory device according to the present invention connects source regions of neighboring unit cells to a source pad line formed of a low resistance metal material. Since the source pad line is made of a metal having a lower resistance than the conventional source line diffusion layer (41 in FIG. 2), the source pad line can connect a larger number of source regions than the conventional source line diffusion layer. Therefore, in the related art, one common source line should be arranged for every 16 to 32 bit lines, but according to the present invention, the interval between common source lines should be arranged to be greater than or equal to 32 bit lines. Therefore, since the number of common source lines 180 to be arranged in the cell array region is reduced, the area of the cell array region may be reduced.
또, 종래의 소오스 라인 확산층(도2의 41)을 형성하기 위해서는 필드 산화막(102)을 식각해야 하고 이 식각 공정시 활성 영역이 식각 손상을 입어 전하 저장 능력(retention capability)이 감소하는 문제점이 존재하였으나, 본 발명에 따른 소오스 패드 라인(145')은 스택형 게이트들에 의해 자기 정렬된 콘택홀내에 형성되므로 종래와 같이 소오스 영역이 형성될 활성영역이 과도하게 식각되어 손상되는 문제점이 원천적으로 방지되어 소자의 특성을 향상시킨다.In addition, in order to form a conventional source line diffusion layer (41 in FIG. 2), the field oxide layer 102 needs to be etched, and there is a problem in that the active region is etched in this etching process, thereby reducing the charge capability. However, since the source pad line 145 ′ according to the present invention is formed in a contact hole self-aligned by stacked gates, the source area of the source pad line 145 ′ is prevented from being excessively etched and damaged as in the prior art. To improve the characteristics of the device.
또, 비트 라인 콘택은 자기 정렬 콘택이므로 종래의 워드 라인(120)과 콘택(140)간의 거리인 L만큼의 거리가 불필요하므로 집적도를 향상시킬 수 있다.In addition, since the bit line contact is a self-aligned contact, a distance as much as L, which is a distance between the conventional word line 120 and the contact 140, is unnecessary, and thus the degree of integration can be improved.
이하에서는 도 6 내지 도 13을 참고하여 본 발명에 따른 플래쉬 메모리 장치의 셀 어레이 영역을 제조하는 방법을 설명한다.Hereinafter, a method of manufacturing a cell array region of a flash memory device according to the present invention will be described with reference to FIGS. 6 to 13.
도 6을 참조하면, 반도체 기판(100) 상에 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 이어서, 활성 영역상에 터널 산화막(106), 플로팅 게이트(110), 절연막(115), 콘트롤 게이트(120) 및 식각 스토퍼막(122A)을 형성하여 스택형 게이트들을 형성한다.Referring to FIG. 6, an isolation region 102 is formed on a semiconductor substrate 100 to define an active region. Subsequently, the tunnel oxide layer 106, the floating gate 110, the insulating layer 115, the control gate 120, and the etch stopper layer 122A are formed on the active region to form stacked gates.
콘트롤 게이트(120)는 다결정 실리콘막의 단일층으로 형성할 수도 있으나, 다결정 실리콘막(120A)과 콘트롤 게이트의 저항 감소를 위한 금속 실리사이드막(120B)을 적층하여 형성하는 것이 바람직하다. 식각 스토퍼막(122A)은 후속의 자기 정렬 콘택홀 형성 공정시 스택형 게이트가 노출되지 않도록 하기 위해서 형성하는 것이다. 따라서, 식각해야 하는 제1층간절연막(도9의 136참조), 예컨대 산화막에 비해 식각 속도가 느린 물질막으로 형성하는 것이 바람직하다. 그러므로, 질화막, 질화막과 산화막의 이중막 또는 산질화막을 이용하여 2000∼4000Å의 두께로 형성한다.The control gate 120 may be formed as a single layer of a polycrystalline silicon film. However, the control gate 120 may be formed by stacking the polysilicon film 120A and the metal silicide film 120B for reducing the resistance of the control gate. The etch stopper film 122A is formed so as not to expose the stacked gate in a subsequent self-aligned contact hole forming process. Therefore, it is preferable to form a first interlayer insulating film (see 136 in FIG. 9) to be etched, for example, a material film having a slow etching speed compared to an oxide film. Therefore, it is formed to a thickness of 2000 to 4000 mm using a double film or an oxynitride film of a nitride film, a nitride film and an oxide film.
다음에 도 7 및 도 8에 도시되어 있는 바와 같이 반도체 기판(100)의 활성 영역에 드레인 영역(132) 및 소오스 영역(135)을 형성한다. 먼저, 도7과같이 스택형 게이트사이의 활성 영역을 노출시키는 제1마스크 패턴(130)을 기판(100)상에 형성한 후, 불순물 이온(131)을 주입하여 드레인 영역(132)을 형성한다.Next, as shown in FIGS. 7 and 8, the drain region 132 and the source region 135 are formed in the active region of the semiconductor substrate 100. First, as shown in FIG. 7, the first mask pattern 130 exposing the active regions between the stacked gates is formed on the substrate 100, and then the impurity ions 131 are implanted to form the drain region 132. .
이어서 도 8에 도시되어 있는 바와 같이, 상기 스택형 게이트의 양측벽에 식각 스토퍼 스페이서를 형성하여 식각 스토퍼(122)를 완성한다. 식각 스토퍼 스페이서는 식각 스토퍼막(122A)과 마찬가지로 후속의 자기 정렬 콘택홀 형성 공정시 스택형 게이트가 노출되지 않도록 하기 위해서 형성하는 것이다. 따라서, 스택 게이트 상단에 형성된 식각 스토퍼막과 동일한 물질, 즉 식각해야 하는 제1층간절연막(도9의 136참조)에 비해 식각 속도가 느린 물질막으로 형성하는 것이 바람직하다. 그러므로, 질화막, 질화막과 산화막의 이중막 또는 산질화막을 500∼1000Å의 두께로 침적한 후 에치백하여 스페이서 형태로 형성한다.Subsequently, as shown in FIG. 8, an etch stopper spacer is formed on both sidewalls of the stacked gate to complete the etch stopper 122. The etch stopper spacer is formed to prevent the stacked gate from being exposed during the subsequent self-aligned contact hole forming process, similarly to the etch stopper film 122A. Therefore, it is preferable to form the same material as the etch stopper film formed on the top of the stack gate, that is, a material film having a slow etching speed compared to the first interlayer insulating film (see 136 in FIG. 9) to be etched. Therefore, the nitride film, the double film of the nitride film and the oxide film, or the oxynitride film is deposited to a thickness of 500 to 1000 GPa and then etched back to form a spacer.
식각 스토퍼(122)를 완성한 후, 스택 게이트들 사이의 활성 영역을 노출시키는 제2마스크 패턴(133)을 형성한 후, 불순물(134)을 이온 주입하여 소오스 영역(135)을 형성한다.After the etching stopper 122 is completed, the second mask pattern 133 exposing the active regions between the stack gates is formed, and then the source region 135 is formed by ion implantation of the impurities 134.
본 실시예에서, 상기 식각 스토퍼(122)를 구성하는 스페이서를 형성하기 전에 드레인 영역(132)을 형성하는 이온 주입을 실시하고 소오스 영역(135)은 스페이서를 형성한 후 수행하였으나, 각 소오스 및 드레인 영역의 구조에 따라 스페이서 형성 및 드레인 및 소오스 영역의 형성은 그 순서를 바꾸어 실시하여도 무방하다.In the present embodiment, before forming the spacer constituting the etch stopper 122, ion implantation is performed to form the drain region 132 and the source region 135 is performed after the spacer is formed. Depending on the structure of the region, spacer formation and drain and source region formation may be performed in reverse order.
이어서, 도 9에 도시되어 있는 바와 같이, 상기 식각 스토퍼(122)가 형성된 기판(100)의 전면에 상기 스택 게이트를 충분히 덮도록 제1층간절연막(136)을 형성한다. 상기 제1 층간절연막(81)은 고온산화막(high temperature oxide)과 BPSG막을 각각 500∼1000Å, 4000∼6000Å으로 형성한 후 850∼900℃에서 10∼20분간 리플로우(reflow)하여 형성한다. 상기 제1 층간절연막(136)상에 상기 셀 어레이부의 비트라인 콘택 부분과 소오스 콘택부분을 한정하는 제3마스크 패턴(137)을 형성한다.Next, as shown in FIG. 9, the first interlayer insulating layer 136 is formed on the entire surface of the substrate 100 on which the etch stopper 122 is formed to sufficiently cover the stack gate. The first interlayer insulating film 81 is formed by forming a high temperature oxide film and a BPSG film at 500 to 1000 Pa and 4000 to 6000 Pa, respectively, and then reflowing at 850 to 900 ° C. for 10 to 20 minutes. A third mask pattern 137 defining a bit line contact portion and a source contact portion of the cell array unit is formed on the first interlayer insulating layer 136.
도 10을 참조하면, 상기 제3마스크 패턴(137)을 식각마스크로 제1층간절연막(136)을 이방성 식각하여 비트라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 형성하고 스택 게이트 상부에 제1층간절연막 패턴(136P)을 남긴다. 이때, 스택 게이트 및 스택 게이트를 감싸는 식각 스토퍼(122)에 의해 얼라인 되는 자기 정렬 콘택 공정이 가능하기 때문에 축소된 디자인룰 하에서도 비트 라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 용이하게 형성할 수 있다. 따라서 셀 어레이부의 크기를 축소할 수 있다.Referring to FIG. 10, the first interlayer insulating layer 136 is anisotropically etched using the third mask pattern 137 as an etch mask to form a bit line contact hole 140 and a source pad line contact hole 145 and a stack gate. The first interlayer insulating film pattern 136P is left over. In this case, since the self-aligned contact process aligned by the stack gate and the etch stopper 122 surrounding the stack gate is possible, the bit line contact hole 140 and the source pad line contact hole 145 may be formed even under a reduced design rule. It can be formed easily. Therefore, the size of the cell array unit can be reduced.
다음에, 상기 제3마스크 패턴(137)을 다시 이온주입마스크로 상기 비트라인 콘택홀(140) 및 소오스 패드 라인 콘택홀(145)에 의해 노출된 활성 영역에 비소나 인을 5E13∼1E15/cm2의 도즈로 플러그(plug) 이온주입을 실시한다. 상기 플러그 이온주입은 비트 라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145) 형성시 미스 얼라인이 발생하여 콘택홀(140, 145)이 드레인 및 소오스 영역(132, 135)을 벗어나 형성될 경우, 비트라인 콘택 및 소오스 패드 라인 콘택과 소오스 및 드레인 영역의 불순물 영역을 잘 오버랩시켜 콘택저항을 줄이기 위하여 수행하는 것이다.Next, 5E13 to 1E15 / cm of arsenic or phosphorus is formed in the active region exposed by the bit line contact hole 140 and the source pad line contact hole 145 using the third mask pattern 137 as an ion implantation mask. Plug ion implantation is carried out with 2 doses. The plug ion implantation may cause misalignment when the bit line contact hole 140 and the source pad line contact hole 145 are formed so that the contact holes 140 and 145 may be formed outside the drain and source regions 132 and 135. In this case, the bit line contact and the source pad line contact and the impurity regions of the source and drain regions are well overlapped to reduce the contact resistance.
본 발명에서는 비트라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 자기 정렬 콘택 공정을 이용하여 형성하기 때문에 하나의 마스크 패턴(137)만으로 콘택홀(140, 145) 형성 공정과 플러그 이온 주입 공정을 실시할 수 있다. 따라서 종래에 비해 공정을 단순화할 수 있는 잇점이 있다.In the present invention, since the bit line contact hole 140 and the source pad line contact hole 145 are formed by using a self-aligned contact process, the contact holes 140 and 145 are formed using only one mask pattern 137 and the plug ion is formed. An injection step can be carried out. Therefore, there is an advantage that can simplify the process compared to the prior art.
도 11을 참조하면, 상기 제3마스크 패턴(137)을 제거한 후, 비트라인 콘택홀(140) 및 소오스 패드 라인 콘택홀(145)을 매립하도록 금속막을 침적한 후, 에치백 또는 화학 기계적 폴리싱 방법을 사용하여 콘택홀들(140, 145)내에만 금속막을 남겨 비트라인 플러그(140')와 소오스 패드 라인(145')을 형성한다. 그러므로, 비트라인 플러그(140')와 소오스 패드 라인(145')의 상부 높이는 일정하게 된다.Referring to FIG. 11, after removing the third mask pattern 137, a metal film is deposited to fill the bit line contact hole 140 and the source pad line contact hole 145, and then etch back or chemical mechanical polishing. The bit line plug 140 ′ and the source pad line 145 ′ are formed by leaving a metal film only in the contact holes 140 and 145 using. Therefore, the upper heights of the bit line plug 140 'and the source pad line 145' are constant.
상기 금속막은 저저항 금속, 예컨대 텅스텐, 알루미늄 또는 구리등으로 형성하는 것이 바람직하다. 이렇게 소오스 패드 라인(145')을 형성하여 인접 셀간의 소오스 영역을 연결하기 때문에 소오스 저항을 줄일 수 있다. 따라서, 셀 어레이 영역에 배열되어야 하는 공통 소오스 라인의 수를 감소시킬 수 있으므로, 비트 라인 방향(x축)으로의 셀 어레이 영역의 면적을 감소시킬 수 있다.The metal film is preferably formed of a low resistance metal such as tungsten, aluminum or copper. Thus, source resistance can be reduced because the source pad line 145 'is formed to connect source regions between adjacent cells. Therefore, since the number of common source lines to be arranged in the cell array region can be reduced, the area of the cell array region in the bit line direction (x-axis) can be reduced.
도 12를 참조하면, 도 11의 결과물 전면에 식각 장벽막(146)과 제2층간절연막(147)을 차례대로 형성한 후, 비트라인 플러그(140')와 소오스 패드 라인(145')을 노출시키는 비아홀을 정의하는 제4마스크 패턴(149)을 형성한다.Referring to FIG. 12, an etch barrier layer 146 and a second interlayer insulating layer 147 are sequentially formed on the entire surface of the resultant of FIG. 11, and then the bit line plug 140 ′ and the source pad line 145 ′ are exposed. A fourth mask pattern 149 defining a via hole to be formed is formed.
도 13을 참조하면, 제4마스크 패턴(149)을 식각 마스크로 사용하여 상기 제2층간절연막(147)을 식각하여 비아홀들(150, 170)을 형성한다. 이 때, 미스 얼라인이 발생하여 150'과 같은 비아홀이 형성될 경우, 제1층간절연막 패턴(136P)이 식각되는 것을 식각 장벽막(146)이 방지한다.Referring to FIG. 13, via holes 150 and 170 are formed by etching the second interlayer insulating layer 147 using the fourth mask pattern 149 as an etching mask. At this time, when a misalignment occurs and a via hole such as 150 'is formed, the etch barrier film 146 prevents the first interlayer insulating film pattern 136P from being etched.
계속해서 상기 비아홀들(150, 170)에 금속막을 형성한 후, 패터닝하여 비트 라인(160)과 공통 소오스 라인(180)을 완성한다.Subsequently, a metal film is formed in the via holes 150 and 170, and then patterned to complete the bit line 160 and the common source line 180.
도 14 내지 도 15에는 본 발명의 제2실시예에 의한 플래쉬 메모리 장치의 제조 방법이 도시되어 있다.14 to 15 illustrate a method of manufacturing a flash memory device according to a second embodiment of the present invention.
제2실시예는, 도 14에 도시되어 있는 바와 같이, 비아홀들(150, 170)내에 금속막을 침적한 후, 다시 에치백 또는 화학 기계적 폴리싱 방법으로 평탄화하여 층간 플러그들(155, 175)을 형성한다는 점에 제1실시예와 차이가 있다. 이렇게 평탄화 공정을 실시하는 이유는 셀 어레이 영역과 도면에는 미도시되어 있지만 주변 회로 영역과 셀 어레이 영역간의 단차가 크기 때문에 단차를 최소하고 제2층간절연막(147)을 평탄화시키기 위해서 실시하는 것이다.In the second embodiment, as shown in FIG. 14, the metal film is deposited in the via holes 150 and 170, and then flattened by etch back or chemical mechanical polishing to form the interlayer plugs 155 and 175. This is different from the first embodiment. The reason for performing the planarization process is not shown in the cell array region and the drawing, but the step between the peripheral circuit region and the cell array region is large, so that the step is minimized and the second interlayer insulating film 147 is planarized.
다음에 도 15에 도시되어 있는 바와 같이 층간 플러그들(155, 175)과 접속하는 비트라인(160) 및 공통 소오스 라인(180)을 통상의 공정으로 형성한다.Next, as illustrated in FIG. 15, the bit line 160 and the common source line 180 connecting to the interlayer plugs 155 and 175 are formed in a conventional process.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치는 인접한 셀들의 소오스 영역들을 저저항의 금속 물질로 구성된 소오스 패드 라인으로 연결한다. 소오스 패드 라인은, 종래의 소오스 라인 확산층보다 저항이 낮은 금속으로 구성되기 때문에, 종래의 소오스 라인 확산층보다 많은 셀의 소오스 영역들을 연결할 수 있다. 따라서, 공통 소오스 라인이 배열 간격을 32 비트라인 이상으로 증가시킬 수 있으므로, 전체적으로 셀 어레이 영역의 면적을 감소시킬 수 있다.As described above, the flash memory device according to the present invention connects source regions of adjacent cells to a source pad line made of a low resistance metal material. Since the source pad line is made of a metal having a lower resistance than the conventional source line diffusion layer, it is possible to connect source regions of more cells than the conventional source line diffusion layer. Thus, the common source line can increase the array spacing to 32 bit lines or more, thereby reducing the area of the cell array region as a whole.
또, 본 발명에 따른 소오스 패드 라인은 스택형 게이트들에 의해 자기 정렬된 콘택홀내에 형성되므로 종래와 같이 필드 산화막을 식각해야 하는 공정이 불필요하여 활성 영역에 식각 손상이 발생하는 것을 원천적으로 방지하기 때문에 소자의 특성을 향상시킬 수 있다.In addition, since the source pad line according to the present invention is formed in the self-aligned contact holes by the stacked gates, the process of etching the field oxide layer is unnecessary as in the prior art, thereby preventing the etching damage from occurring in the active region. Therefore, the characteristics of the device can be improved.
그리고, 비트 라인 콘택은 자기 정렬 콘택이므로 종래에 비해 워드 라인과 비트라인 콘택간의 거리를 최소화할 수 있으므로 셀 어레이 영역의 크기를 축소시킬 수 있다.In addition, since the bit line contact is a self-aligned contact, the distance between the word line and the bit line contact can be minimized as compared with the conventional art, thereby reducing the size of the cell array region.
게다가, 본 발명의 제조 방법에 따르면, 비트 라인 콘택홀 및 소오스 패드 라인 콘택홀을 형성하기 위한 마스크 패턴을 플러그 이온 주입 마스크로 그대로 사용하므로 제조 공정을 단순화킬 수 있는 장점이 있다.In addition, according to the manufacturing method of the present invention, since the mask pattern for forming the bit line contact hole and the source pad line contact hole is used as the plug ion implantation mask, there is an advantage of simplifying the manufacturing process.
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