KR100279554B1

KR100279554B1 - Flat panel display panel drive circuit with current sink type drive circuit

Info

Publication number: KR100279554B1
Application number: KR1019970018729A
Authority: KR
Inventors: 현창호
Original assignee: 김영남; 오리온전기주식회사
Priority date: 1997-05-15
Filing date: 1997-05-15
Publication date: 2001-03-02
Also published as: KR19980083431A

Abstract

본 발명은 전류 싱크형 구동회로를 가지는 평판 디스플레이 패널 구동회로에 관한 것으로, 패널을 최종적으로 구동시키기 위하여 캐소드에 흐르는 전류량을 직접적으로 제어하는 제어기와 전류량을 제한하는 제한기 역할을 하며 화면계조처리를 향상시키기 위한 방법이다. 즉, 출력부를 사용하여 스캔시간 당 발광시간을 조절할 수 있고 최종 캐소드에 인가되는 전류량을 제어하므로써 다단계 화면 계조처리를 용이하게 하는 복수의 전류싱크형 구동회로로 구성된 출력 드라이버부를 포함하는 평판 디스플레이 패널 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display panel driving circuit having a current sink type driving circuit. The present invention relates to a controller for directly controlling the amount of current flowing through the cathode and a limiter for limiting the amount of current in order to finally drive the panel. It is a way to improve. That is, a flat panel display panel driving circuit including an output driver unit including a plurality of current sink type driving circuits that can adjust the light emission time per scan time and control the amount of current applied to the final cathode by using the output unit, thereby facilitating multi-step screen gray scale processing. It's about the furnace.

Description

Flat panel display panel drive circuit with current sink type drive circuit

본 발명은 전류 싱크형 구동회로를 가지는 평판 디스플레이 패널 회로에 관한 것으로, 패널을 최종적으로 구동시키기 위해서 캐소드에 흐르는 전류량을 직접적으로 제어하는 제어기 및 전류량을 제한하는 제한기를 구동 드라이버부에 구현하여, 캐소드의 불균형적인 구조에 상관없이 안정적인 화면계조처리 및 다단계 화면계조처리를 용이하게 하여 화질을 향상시키도록 한 전류 싱크형 구동회로를 가지며 4bit의 화면계조처리가 가능한 평판 디스플레이 패널 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display panel circuit having a current sink type driving circuit, and implements a controller for directly controlling the amount of current flowing through the cathode and a limiter for limiting the amount of current in order to drive the panel finally. The present invention relates to a flat panel display panel circuit having a current sink type driving circuit for improving image quality by facilitating stable screen gradation processing and multilevel screen gradation processing regardless of an unbalanced structure.

일반적으로 평판 디스플레이(FED)의 구동방식은 게이트의 전압을 조절하여 캐소드에서 방출되는 전자량을 조절하는 방법, 애노드의 전압을 조절하여 캐소드에서 방출되는 전자량을 조절하는 방법과 캐소드에 전류 제어기를 사용하여 캐소드에 걸리는 전압에 상관없이 일정한 전자량을 방출하는 방법이 있다.In general, the driving method of a flat panel display (FED) is to adjust the amount of electrons emitted from the cathode by adjusting the voltage of the gate, to adjust the amount of electrons emitted from the cathode by adjusting the voltage of the anode, and to provide a current controller to the cathode. There is a method of emitting a constant amount of electrons regardless of the voltage across the cathode.

게이트와 애노드의 전압구동방식은 비선형적으로 증가하는 전류량이나 불균형적인 캐소드 구조에 따라 전류량 변화가 심하므로 균질한 화질을 보장하기가 어려우며 일정한 라이프-타임(life-time/)을 보장할 수 없는 단점이 있었다.The voltage driving method of the gate and the anode is difficult to guarantee homogeneous picture quality due to the non-linearly increasing current amount or unbalanced cathode structure, and it is difficult to guarantee a constant life-time /. There was this.

실시 예로 US4,763,187에서 게이트나 애노드 구동방식의 예는 앞서 설명된 문제로 인해서 균질한 화질을 얻는데 문제가 발생하므로 FED 구동에 적합하지 않다.For example, the gate or anode driving method in US Pat. No. 4,763,187 is not suitable for FED driving because of a problem in obtaining homogeneous image quality due to the above-described problem.

이는 이미 공지 사항이므로 자세한 설명은 생략한다.Since this is already known, a detailed description thereof will be omitted.

본 발명에서는 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, 구동 드라이버부에 캐소드의 전류 제한기 및 전류 제어기로 동시에 사용이 가능한 회로를 포함시켜 구성하므로써, 캐소드의 불균형적인 구조로 인해 방출되는 전자량 변화에 대한 문제를 해결하며 캐소드 마다 일정한 라이프 타임을 갖도록 하여 안정적인 화면 계조처리 및 다단계 화면계조처리를 용이하게 하는 것을 목적으로 한다.In the present invention, in order to solve the conventional problems as described above, by including a circuit that can be used simultaneously as the current limiter and the current controller of the cathode in the driver driver portion, the electrons emitted due to the unbalanced structure of the cathode It aims to solve the problem of quantity change and to have a constant life time for each cathode to facilitate stable screen gradation processing and multi-level screen gradation processing.

제1도는 본 발명에 의한 평판 디스플레이의 구동단을 개략적으로 나타내는 블럭도.1 is a block diagram schematically showing a driving stage of a flat panel display according to the present invention.

제2도는 제1도의 각 블럭에 대한 상세 회로도.2 is a detailed circuit diagram of each block of FIG.

제3도는 제1도의 출력 드라이버부에 대한 상세 회로도.3 is a detailed circuit diagram of the output driver of FIG.

제4도는 제2도의 쉬프트 레지스터에 대한 출력 타이밍도.4 is an output timing diagram for the shift register of FIG.

제5도는 제2도의 래치에 대한 입력 타이밍도.5 is an input timing diagram for the latch of FIG.

제6도는 제2도의 4비트 게이트에 대한 입력 타이밍도.6 is an input timing diagram for the 4-bit gate of FIG.

〈 도면의 주요부분에 대한 부호의 설명 〉<Description of reference numerals for the main parts of the drawings>

10 : 쉬프트 레지스터부 11 : 쉬프트 레지스터10: shift register section 11: shift register

20 : 래치부 21 : 래치20: latch portion 21: latch

30 : 출력부 31 : 4비트 게이트30: output 31: 4-bit gate

40 : 출력 드라이버부 41 ∼ 44 : 오피-앰프40: output driver part 41-44: op amp

45 : 전류 싱크 회로 T1 ∼ T4 : 트랜지스터45: current sink circuit T1 to T4: transistor

R1 ∼ R5 : 저항 D1 ∼ D4 : 다이오드R1 to R5: resistors D1 to D4: diodes

상기와 같은 목적을 달성하기 위해 본 발명에서는 평판 디스플레이 패널의 구동회로에 있어서, 외부에서 입력된 데이타를 동기시켜 시간에 따라 순차적으로 쉬프팅하는 복수의 쉬프트 레지스터로 구성된 쉬프트 레지스터부와; 외부에서 인가되는 제1인에이블 신호에 따라 상기 쉬프트 레지스터부에서 출력된 신호를 래치시키기 위해 복수의 래치로 구성되어 입력된 데이타의 병렬 처리를 행하는 래치부와; 외부에서 인가되는 제2인에이블 신호에 따라 상기 래치부를 통해 출력된 신호를 비트 단위로 출력하며, 스캔시간 당 패널의 발광시간을 조정하는 출력부; 및 상기 출력부에서 비트단위로 출력된 신호를 각 비트별로 전류량을 제어하여, 최종 캐소드에 인가되는 전류량을 제어하므로써 다단계 화면 계조처리를 용이하게 하는 복수의 전류 싱크형 구동회로로 구성된 출력 드라이버부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a driving circuit of a flat panel display panel, comprising: a shift register unit including a plurality of shift registers which sequentially shift data according to time by synchronizing externally input data; A latch unit configured to perform parallel processing of input data including a plurality of latches to latch a signal output from the shift register unit according to a first enable signal applied from the outside; An output unit for outputting a signal output through the latch unit in units of bits according to a second enable signal applied from the outside, and adjusting an emission time of the panel per scan time; And an output driver part configured of a plurality of current sink type driving circuits that control the amount of current applied to the final cathode by controlling the amount of current applied to each bit of the signal output from the output unit for each bit, thereby facilitating multi-step screen gradation processing. Characterized in that.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 평판 디스플레이의 구동 드라이버부 구성을 개략적으로 나타내는 회로도로, 외부에서 입력된 데이타를 동기시켜 시간에 따라 순차적으로 쉬프팅하는 쉬프트 레지스터부(10)와; 상기 쉬프트 레지스터부(10)에서 출력된 신호를 래치시켜 입력된 데이타의 병렬 처리를 행하는 래치부(20)와; 상기 래치부(20)를 통해 출력된 신호를 4비트 단위로 출력하는 4비트 게이트로 구성된 출력부(30); 및 상기 출력부(30)에서 4비트 단위로 출력된 신호를 각 비트별로 전류량을 제어하여, 최종 캐소드에 인가하는 전류량을 제어하므로써 다단계 화면 계조처리를 용이하게 하는 출력 드라이버부(40)를 포함한다.1 is a circuit diagram schematically showing the configuration of a drive driver unit of a flat panel display according to the present invention, comprising: a shift register unit 10 which sequentially shifts data according to time by synchronizing externally input data; A latch unit 20 for latching a signal output from the shift register unit 10 to perform parallel processing of input data; An output unit (30) including a 4-bit gate for outputting the signal output through the latch unit (20) in units of 4 bits; And an output driver unit 40 for controlling multi-level screen gradation process by controlling the amount of current applied to the final cathode by controlling the amount of current for each bit of the signal output from the output unit 30 in units of 4 bits. .

상기 각 부(10, 20, 30)는 도 2에 도시된 바와 같이, 외부에서 입력되는 데이타를 클럭에 동기시켜 순차적으로 쉬프팅 시키는 쉬프터 레지스터(11)와; 상기 쉬프터 레지스터(11)에서 출력된 데이타를 외부에서 인가되는 인에이블 신호(Ena1)에 따라 래치시키는 래치(21); 및 상기 래치(21)에서 출력되는 데이타를 외부에서 인가되는 인에이블 신호(Ena2)에 따라 출력 드라이버부(40)로 출력하는 4비트 게이트(31)를 포함하여 구성된다.Each of the units 10, 20, and 30 includes a shifter register 11 for sequentially shifting data input from the outside in synchronization with a clock; A latch 21 for latching data output from the shifter register 11 according to an enable signal En1 applied from the outside; And a 4-bit gate 31 for outputting data output from the latch 21 to the output driver 40 in accordance with an enable signal Enna2 applied from the outside.

그리고 상기 출력 드라이버부(40)는 도 3에 도시된 바와 같이, 상기 출력부(30)에서 출력된 4비트의 그레이 데이타를 1비트씩 각각 입력받아 증폭하는 오피-앰프(41 ∼ 44)와; 상기 오피-앰프(41 ∼ 44)에서 출력된 신호를 베이스부로 각각 입력받는 트랜지스터(T1 ∼ T4)와; 상기 각각의 오피-앰프(41~44)의 일측 단자와 상기 각각의 트랜지스터(T1 ∼ T4)의 에미터단자 사이에 고정 값으로 연결된 각각의 저항(R1)과; 상기 각각의 저항(R1)과 트랜지스터(T1 ∼ T4)의 에미터단 사이에 연결된 각각의 가변저항(R2 ∼ R5); 및 상기 각각의 가변저항(R2 ∼ R5)과 직렬로 연결되고, 일측은 접지된 다이오드(D1 ∼ D4)를 포함하는 전류 싱크회로(45)를 포함하여 구성된다.As illustrated in FIG. 3, the output driver 40 includes an op-amp 41 to 44 that respectively receives and amplifies 4 bits of gray data output from the output unit 30 by 1 bit; Transistors T1 to T4 for receiving the signals output from the op amps 41 to 44 to a base unit, respectively; Respective resistors R1 connected at fixed values between one terminal of each of the op-amps 41 to 44 and the emitter terminals of the respective transistors T1 to T4; Respective variable resistors R2 to R5 connected between the respective resistors R1 and emitter terminals of the transistors T1 to T4; And a current sink circuit 45 connected in series with each of the variable resistors R2 to R5, and one side of which includes a grounded diode D1 to D4.

그리고 상기 각 트랜지스터(T1 ∼ T4)의 컬렉터단은 동일 캐소드에 공통으로 연결되어 화면 계조처리를 할 수 있도록 구성된다.The collector stages of the transistors T1 to T4 are connected to the same cathode in common and configured to perform screen gradation processing.

상기와 같이 구성된 디스플레이 구동 드라이버부의 간단한 동작 과정을 각 타이밍도를 참조하여 설명하면 하기와 같다.A simple operation process of the display driving driver unit configured as described above will be described below with reference to each timing diagram.

쉬프트 레지스터(11)에 클럭이 인가되면서 데이타가 입력되면 이 쉬프트 레지스터(11)는 상기 클럭에 동기시켜 데이타를 쉬프팅하여 출력하는 바, 이러한 상태를 타이밍도를 통해 알아보면 도 4에 도시된 바와 같이, 4비트의 데이타가 입력단자(데이타 입력[1 : 4])를 통해 도면(도 4(a)(데이타1 ∼ 데이타4)에서와 같이 입력되면 클럭(도 4(b))에 동기되어 각 출력버스(도 4(d)(BUS0 ∼ BUS19)를 통해 쉬프팅된 상태로 출력된다.When data is input while a clock is applied to the shift register 11, the shift register 11 shifts the data in synchronization with the clock and outputs the bar. As shown in FIG. When 4-bit data is inputted as shown in the drawing (Fig. 4 (a) (data 1 to data 4) through the input terminal (data input [1: 4]), the clock is synchronized with the clock (Fig. 4 (b)). It is output in the state shifted through the output bus (FIG. 4 (d) (BUS0 to BUS19).

그리고 상기 출력에 공통으로 연결된 데이타 출력단자(데이타 출력[1 : 4])에서 출력된 데이타는 쉬프터 레지스터(11)의 동작이 정확하게 수행되고 있는지의 여부를 판단하기 위해 사용된다.The data output from the data output terminal (data output [1: 4]) commonly connected to the output is used to determine whether the operation of the shifter register 11 is correctly performed.

상기처럼 쉬프팅된 신호는 각각 입/출력이 연결된 다수개의 래치(21)로 출력되며, 래치(21)에서는 외부에서 인가되는 인에이블신호(Ena1)가 액티브되었을때 상기 신호들을 입력받아 저장한다.The shifted signal is output to a plurality of latches 21 to which inputs and outputs are connected, respectively, and the latches 21 receive and store the signals when the enable signal En1 applied from the outside is activated.

이어 연속적으로 데이타가 입력되면서 인에이블 신호(Ena1)가 액티브되면 전 단계에 입력되었던 데이타가 4비트 AND 게이트로 구성된 출력부(30)로 출력된다. 여기서, 4비트 앤트 게이트는 출력부의 출력 시간을 조절하는 역할을 한다.Subsequently, when the enable signal Ena1 is activated while data is continuously input, the data input in the previous step is output to the output unit 30 composed of a 4-bit AND gate. Here, the 4-bit ant gate controls the output time of the output unit.

이는 도 5에 도시된 바와 같으며, 인에이블 신호(Ena1) (도 5(c))가 액티브 된 'B'상태에서의 래치에 입력되는 데이타는 도 4에 'A'으로 표기된 부분에서의 데이타를 입력받는 상태를 나타낸다.This is as shown in Fig. 5, and the data inputted to the latch in the 'B' state in which the enable signal Ena1 (Fig. 5 (c)) is activated is the data in the portion indicated by 'A' in Fig. 4. Indicates the state of receiving.

그리고 상기 각 래치(21)에서 출력된 신호는 출력부(30)로 입력되는데 이 또한 도 6에 도시된 바와 같이, 인에이블 신호(Ena2)가 액티브 되었을 경우 상기 래치(21)에서 출력된 데이타를 입력받는다.Signals output from the latches 21 are input to the output unit 30. Also, as shown in FIG. 6, when the enable signal Ena2 is activated, the data output from the latches 21 is output. Receive input.

인에이블 신호(Ena2)(도 6(d))가 액티브 된 상태에서만 상기 래치의 출력이 데이타로 입력(도 6(e))되는 상태를 볼 수 있다.It can be seen that the output of the latch is input as data (Fig. 6 (e)) only when the enable signal En2 (Fig. 6 (d)) is activated.

이상과 같은 과정을 거친 각 데이타는 4비트 단위씩 출력되어 출력 드라이버부(40)의 각 전류 싱크 회로(45)로 입력되는 바, 이때의 출력은 출력부(30)의 인에이블 신호(Ena2)의 액티브 기간을 제어하여 출력부의 출력시간을 조절하여 출력되며, 각각의 1비트가 각 오피-앰프(41 ∼ 44)로 입력되어 그때의 데이타 상태에 따라 캐소드에 전류를 인가하게 된다.Each data that has undergone the above process is output in units of 4 bits and is input to each current sink circuit 45 of the output driver 40. At this time, the output signal is the enable signal Ena2 of the output unit 30. The output period is controlled by controlling the active period of the output unit, and each bit is input to each of the op amps 41 to 44 to apply a current to the cathode according to the data state at that time.

이때 상기 각 저항(R2 ∼ R5)들은 가변저항으로써, 계조처리를 위해 각 트랜지스터(T1 ∼ T2)에 흐르는 전류량을 제어하는 역할을 한다.At this time, each of the resistors R2 to R5 is a variable resistor, and serves to control the amount of current flowing through each of the transistors T1 to T2 for gray scale processing.

이와 같은 방식은 오피-앰프(41 ∼ 44)에 인가되는 전압을 고정시킨 상태에서 가변저항(R2 ∼ R5)들을 이용해 트랜지스터(T1 ∼ T4)에 흐르는 전류를 제어 및 제한하여 캐소드 팁의 불균형적인 구조를 보상하는 방식이다.In this manner, the imbalanced structure of the cathode tip is controlled by controlling the current flowing through the transistors T1 to T4 using the variable resistors R2 to R5 while the voltages applied to the op amps 41 to 44 are fixed. To compensate.

물론 상기와 같은 방식 이외에 오피-앰프(41 ∼ 44)에 인가되는 전압을 아날로그 먹스를 사용하여 각기 다른 전압이 인가될 수 있도록 하여 전압의 변화로 캐소드 팁의 불균형적인 구조를 보상할 수도 있다.Of course, in addition to the above-described method, the voltage applied to the op amps 41 to 44 may be applied to different voltages using an analog mux to compensate for the unbalanced structure of the cathode tip by changing the voltage.

참고로 본 발명에서 요구되는 전류량의 변화비는 1 : 2 : 4 : 8로써, 이처럼 실험하였을 경우 현저한 계조처리 변화를 볼수 있었다.For reference, the change ratio of the amount of current required in the present invention is 1: 2: 4: 8, and in this experiment, a significant change in gradation was seen.

이상에서 상세히 설명한 바와 같이 본 발명은 패널을 최종적으로 구동시키는 캐소드에 흐르는 전류량을 직접적으로 제어하는 제어기 및 전류량을 제한하는 제한기 즉, 전류 싱크 회로를 구동 드라이버부에 구현하여, 캐소드의 불균형적인 구성 상태를 보상하도록 하므로써, 화질을 향상시키고 다단계 화면계조처리를 용이하게 하는 잇점이 있으며, 또한 4비트 게이트로 구성된 출력부를 사용하여 단위 게이트 스캔시간 당 발광시간을 조절할 수 있는 잇점이 있다.As described in detail above, the present invention implements a controller for directly controlling the amount of current flowing through the cathode for finally driving the panel and a limiter for limiting the amount of current, that is, a current sink circuit to the driving driver to provide an unbalanced configuration of the cathode. By compensating for the state, there is an advantage of improving the image quality and facilitating the multi-level screen gradation processing, and an advantage of controlling the light emission time per unit gate scan time by using an output configured with 4 bit gates.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

Claims

1. A driving circuit of a flat panel display panel, comprising: a shift register section comprising a plurality of shift registers for sequentially shifting data in synchronization with externally input data; A latch unit configured to perform parallel processing of input data comprising a plurality of latches to latch a signal output from the shift register unit according to a first enable signal applied from the outside; An output unit for outputting a signal output through the latch unit in units of bits according to a second enable signal applied from the outside, and adjusting an emission time of the panel per scan time; And an output driver part configured of a plurality of current sink type driving circuits that control the amount of current applied to the final cathode by controlling the amount of current applied to each bit of the signal output from the output unit for each bit, thereby facilitating multi-step screen gradation processing. A flat panel display panel drive circuit, characterized in that.

The flat panel display driver circuit of claim 1, wherein the output unit comprises a 4-bit gate configured to output data output from the latch to an output driver according to a second enable signal applied from the outside.

The driving circuit of claim 1, wherein the current sink driving circuit comprises: a plurality of op amps configured to receive and amplify the multi-bit gray data output from the output unit one by one; A transistor for receiving a signal output from each of the op-amps into a gate terminal; Each resistor connected at a fixed value between one terminal of each op amp and the emitter terminal of each transistor; Each variable resistor coupled between the respective resistor and the emitter terminal of the transistor; And a diode connected to the respective variable resistors in series and having one side of the grounded diode.