KR100273654B1 - Duplexer and menufacture method of it - Google Patents

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KR100273654B1
KR100273654B1 KR1019960019023A KR19960019023A KR100273654B1 KR 100273654 B1 KR100273654 B1 KR 100273654B1 KR 1019960019023 A KR1019960019023 A KR 1019960019023A KR 19960019023 A KR19960019023 A KR 19960019023A KR 100273654 B1 KR100273654 B1 KR 100273654B1
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layer
phase matching
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splitter
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오사무 이까타
노부오 히라사와
까즈시 하시모토
마사노리 우에다
요시오 사토오
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 탄성표면파대역 통과필터를 사용한 분파기에 관한 것이며, 도체재료의 특성개성을 도모하고, 동일 패키지로 수 종류의 주파수특성의 조하을 가능케 하며, 또 디바이스의 방향성 자유도의 향상을 도모하는 것을 과제로 한다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a splitter using a surface acoustic wave bandpass filter, which aims to improve the characteristic characteristics of a conductor material, enable adjustment of several kinds of frequency characteristics in the same package, and improve the directional freedom of the device. Shall be.

중심주파수가 상이한 필터 입(33a, 33b)을 탑재한 다층 세라믹 패키지(32)의 상부에, 상기 필터 칩(33a, 33b)에 대응하는 위상정합회로용의 패턴(37a,37b)이 형성되고, 그 각 일단이 공통단자 패턴(37c)에 접속되는 구성으로 한다.On top of the multilayer ceramic package 32 having the filter mouths 33a and 33b having different center frequencies, patterns 37a and 37b for phase matching circuits corresponding to the filter chips 33a and 33b are formed. Each end thereof is connected to the common terminal pattern 37c.

Description

분파기 및 그 제조방법Splitter and manufacturing method

제1도는 본 발명의 제1실시예의 구성도.1 is a block diagram of a first embodiment of the present invention.

제2도는 제1도의 분파기의 일례의 회로도.FIG. 2 is a circuit diagram of an example of the splitter of FIG. 1. FIG.

제3도는 제1도의 분파기를 설명하기 위한 특성도.3 is a characteristic diagram for explaining the branching device of FIG.

제4도는 본 발명의 제조공정도.4 is a manufacturing process diagram of the present invention.

제5도는 제1실시예에 의한 분파기의 주파수 특성을 나타낸 그래프.5 is a graph showing the frequency characteristics of the splitter according to the first embodiment.

제6도는 본 발명의 제2실시예의 사시도.6 is a perspective view of a second embodiment of the present invention.

제7도는 제2실시예에 의한 분파기의 주파수특성을 나타낸 그래프.7 is a graph showing the frequency characteristics of the splitter according to the second embodiment.

제8도는 본 발명의 제3살시예의 단면구성도.8 is a cross-sectional view of a third embodiment of the present invention.

제9도는 본 발명의 제4실시예의 단면구성도.9 is a cross-sectional view of a fourth embodiment of the present invention.

제10도는 본 발명의 제4실시예의 저면도.10 is a bottom view of a fourth embodiment of the present invention.

제11도는 본 발명의 제4실시예의 사시도.11 is a perspective view of a fourth embodiment of the present invention.

제12도는 제4실시예에 의한 분파기의 주파수특성을 나타낸 그래프.12 is a graph showing the frequency characteristics of the splitter according to the fourth embodiment.

제13도는 본 발명의 제5실시예의 단면구성도.13 is a cross-sectional view of a fifth embodiment of the present invention.

제14도는 본 발명의 제5실시예의 사시도.14 is a perspective view of a fifth embodiment of the present invention.

제15도는 제5실시예에 의한 분파기의 주파수특성을 나타낸 그래프.FIG. 15 is a graph showing the frequency characteristics of the splitter according to the fifth embodiment. FIG.

제16도는 본 발명의 제6실시예의 단면구성도.16 is a cross-sectional view of a sixth embodiment of the present invention.

제17도는 본 발명의 제6실시예의 사시도.17 is a perspective view of a sixth embodiment of the present invention.

제18도는 종래의 분파기의 구성도.18 is a block diagram of a conventional splitter.

본 발명은 탄성표면과 대역통과필터를 사용한 분파기에 관한 것이다.The present invention relates to a splitter using an elastic surface and a bandpass filter.

근년에 와서 휴대용 전화기로 대표되는 이동통신기기의 소형화가 급속히 진행되어, 이것들에 사용되는 부품의 소형, 고성능이 요망되고 있으며, 이것들은 무선통신기기의 신호의 분기, 생성을 위한 것으로서 분파기를 사용하고 있다. 분파기는 유전체를 사용한 대역 통과필터, 대역저지필터 또는 이들의 조합으로 구성된 것이 많으며, 현재는 탄성표면파필터를 사용한 것이 연구개발되고 이다.In recent years, the miniaturization of mobile communication devices such as portable telephones has been rapidly progressed, and small size and high performance of components used in these devices are desired, and these are used for branching and generation of signals of wireless communication devices. Doing. Many of the splitters are composed of band pass filters using dielectrics, band stop filters, or a combination thereof. Currently, the use of surface acoustic wave filters is being researched and developed.

종래에는 2개의 대역통과 표면파필터 칩(각각의 대역 중심주파수를 f1, f2로 한다)을 사용하여 분파기를 구성할 경우에, 서로의 필터특성을 간섭하지 않도록 하기 위하여 각각의 칩에는 위상정합회로가 필요하며, 이 정합회로의 정수는 2개의 필터 칩의 중심주파수와 그 차에 의해 결정된다. 이것들을 다층의 세라믹 패키지내에 수용함으로써 소형으로 할 수가 있다.Conventionally, when a splitter is constructed using two band pass surface wave filter chips (each band center frequency is set to f 1 and f 2 ), each chip has a phase so as not to interfere with each other's filter characteristics. A matching circuit is required, the constant of which is determined by the center frequency of the two filter chips and their difference. These can be made compact by accommodating them in a multilayer ceramic package.

여기서 제18도에 종래의 분파기의 구성도를 나타낸다. 제18도(a)는 사시도, 제18도(b)는 내부평면도, 제18도(c)는 단면도이다.18 shows a configuration diagram of a conventional splitter. 18 (a) is a perspective view, FIG. 18 (b) is an internal plan view, and FIG. 18 (c) is a sectional view.

제18도(a)∼(c)에 나타낸 분파기(11)에서 접지층 GND가 형성된 복수의 그린시트(12)중에서 소정의 그린시트(12)간에 2개의 위상정합선로(13a, 13b)를 개재시키고, 또 상층의 필터 칩(14a,14b)을 탑재하는 주변에 접지용 신호단자(15), 필터측 신호단자(16), 및 공통측 신호단자(17)를 형성시키고, 이들을 적층하여 다층세라믹 패키지(18)가 형성된다. 또 다층 세라믹 패키지(18)의 하면 및 하면으로부터 측면에 걸쳐서 수신단자(19), 송신단자(20) 및 안테나단자(21)가 형성된다.In the splitter 11 shown in Figs. 18A to 18C, two phase matching lines 13a and 13b are interposed between predetermined green sheets 12 among the plurality of green sheets 12 in which the ground layer GND is formed. A ground signal terminal 15, a filter side signal terminal 16, and a common side signal terminal 17 are formed in the periphery of the filter chip 14a, 14b interposed therebetween. Ceramic package 18 is formed. The receiving terminal 19, the transmitting terminal 20, and the antenna terminal 21 are formed from the lower surface and the lower surface of the multilayer ceramic package 18.

이 다층 세라믹 패키지(18)의 상층부상에 필터 칩(14a, 14b)이 탑재되고, 대응하는 접지용 신호단자(15), 필터측 신호단자(16) 및 공통측 신호단자(17)와 와이어(22)에 의해 전기적 접속이 이루어진다. 그리고 상부의 개구부분을 금속 캡(23)으로 봉하여 구성된 것이다.The filter chips 14a and 14b are mounted on the upper layer of the multilayer ceramic package 18, and the corresponding ground signal terminal 15, filter side signal terminal 16, common side signal terminal 17 and wire ( 22) electrical connection is made. The upper opening portion is sealed with a metal cap 23.

또한 상기 필터 칩(14a, 14b)은 상이한 중심주파수를 갖는다. 또 위상정합선로(13a, 13b)는 스트립 라인에 의해 형성된 것으로서, 다층 세라믹 패키지(18)의 형성시에 동시에 형성된다. 이 위상정합선로(13a, 13b)를 다층 세라믹 패키지(18)내에 설치함으로써 패키지내의 유전율을 이용할 수가 있으므로, 선로 길이를 단축시켜서 패키지를 소형으로 할 수가 있는 것이다.The filter chips 14a and 14b also have different center frequencies. In addition, the phase matching lines 13a and 13b are formed by strip lines, and are formed simultaneously when the multilayer ceramic package 18 is formed. By providing the phase matching lines 13a and 13b in the multilayer ceramic package 18, the dielectric constant in the package can be used, so that the length of the line can be shortened and the package can be made small.

이와 같은 분파기(11)는 2개의 상이한 중심주파수를 갖는 필터 칩(14a, 14b)의 특성이 위상정합선로(13a, 13b)의 회로패턴에 의해 영향을 받는다. 예를 들어 필터는 통과대역에서는 외부회로와 거의 동등한 값이 되고, 저지대역에서는 외부회로보다는 훨씬 적거나 또는 큰 값이 되기 때문에 이들 특성을 열화시키지 않도록 하여야 한다. 그 때문에 서로의 통과대역에서는 상대방의 임피던스가 무한대로, 또 반사계수도 거의 1이 되는 것이 이상적이다.In the splitter 11, the characteristics of the filter chips 14a and 14b having two different center frequencies are influenced by the circuit patterns of the phase matching lines 13a and 13b. For example, the filter should be almost equivalent to the external circuit in the passband and much less or larger than the external circuit in the stopband, so that these characteristics should not be degraded. Therefore, in each pass band, it is ideal that the impedance of the other end is infinite and the reflection coefficient is almost one.

이들 특성을 갖추게 하기 위하여 위상정합회로가 필요해지며, 실제로는 스트립선로로 형성되어, 그 특성을 이용하여 제어된다. 또 위상정합회로를 스트립선로 패턴으로 형성할 경우에는 선로 길이에 비례하여 저항도 증가하게 되어, 신호의 전반손실이나 분포정수에서의 부유용량을 증가시키는 경향이 있다. 이 부유용량에 의해 위상회로정수등이 영향을 받아 사용하는 주파수가 고주파수가 될수록, 또 패키지재료가 고유전율이 될수록 그 비율이 커진다. 이러한 것을 해결하기 위하여 유전율이 적은 재료에 저저항도체를 형성하는 예를 들어 유리 세라믹재료에 동 도체 패턴을 형성하는 등의 방식이 알려져 있다.In order to have these characteristics, a phase matching circuit is required, which is actually formed of a strip line and controlled using the characteristics. In addition, when the phase matching circuit is formed in a strip line pattern, the resistance also increases in proportion to the line length, which tends to increase the propagation loss in the signal loss or distribution constant. As the stray capacitance is affected by the phase circuit constant and the like, the higher the frequency used and the higher the dielectric constant of the package material, the larger the ratio becomes. In order to solve this problem, a method of forming a low resistance conductor on a material having a low dielectric constant, for example, by forming a copper conductor pattern on a glass ceramic material is known.

그러나 유전율이 적은 재료의 유리 세라믹재료에 저저항도체의 동 도체 패턴을 형성하는 것은 디바이스의 특성은 양호해지나, 유리 세라믹 자체의 강도가 약함과 동시에 도체와의 밀착성이 나빠져서 사용시에 신뢰성이 결핍되는 문제가 있다.However, forming copper conductor patterns of low-resistance conductors on glass ceramic materials of low dielectric constant improves device characteristics, but the strength of glass ceramic itself and the adhesion to conductors become poor, resulting in lack of reliability in use. there is a problem.

그때문에 알루미나 세라믹스재료를 사용하고, 도체재료로 텅스텐을 사용하면, 상술한 바와 같이 도체저항에 의한 손실, 부유용량에 의한 특성 열화등이 생기는 문제가 있다.Therefore, when alumina ceramics material is used and tungsten is used as the conductor material, there is a problem that loss due to conductor resistance and deterioration of characteristics due to stray capacitance occur as described above.

따라서 본 발명은 상기 과제를 감안하여 이루어진 것으로서, 도체재료의 특성 개선을 도모하고, 동일 패키지로 수 종류의 주파수특성의 조합을 가능케 하고, 또 디바이스의 방향성 자유도의 향상을 도모하는 분파기를 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made in view of the above problems, and provides a splitter that improves the characteristics of the conductor material, enables the combination of several kinds of frequency characteristics in the same package, and improves the directional freedom of the device. For the purpose of

상기의 과제는 하기의 수단을 강구함으로써 해결할 수가 있다.The above problems can be solved by taking the following means.

청구항 1기재의 발명에서는, 각각 상이한 대역 중심주파수를 갖는 소정수의 탄성 표면파의 필터 칩을 탑재하고, 상기 필터 칩간에 위상정합회로를 갖춘 다층 패키지의 분파기에 있어서, 상기 다층 패키지의 표면 층에 상기 위상정합회로용의 패턴이 형성된 것을 특징으로 하는 것이다.In the invention of claim 1, a multi-package splitter having a predetermined number of surface acoustic wave filter chips each having a different band center frequency, and having a phase matching circuit between the filter chips, the surface layer of the multi-layer package. The pattern for the phase matching circuit is formed.

또 청구항 2기재의 발명에서는, 상기 청구항 1기재의 분파기에 있어서, 상기 위상정합회로용의 패턴은 마이크로 스트립 라인으로서 형성된 것을 특징으로 하는 것이다.In the invention of claim 2, in the splitter according to claim 1, the pattern for the phase matching circuit is formed as a micro strip line.

또 청구항 3기재의 발명에서는, 상기 청구항 1 또는 2기재의 분파기에 있어서, 상기 위상정합회로용의 패턴은 동 부재를 포함한 층으로 형성된 것을 특징으로 하는 것이다.In the invention according to Claim 3, the pattern for phase matching circuit is formed of a layer including the same member in the splitter according to Claim 1 or 2 above.

또 청구항 4기재의 발명에서는, 상기 청구항 1∼3중의 어느 1항기재의 분파기에 있어서, 상기 위상정합회로용의 패턴상에 공극부를 개재시켜서 접지층이 형성된 것을 특징으로 하는 것이다.The invention according to claim 4 is characterized in that the grounding layer is formed by interposing a void portion on the pattern for the phase matching circuit in the shunt according to any one of claims 1 to 3 above.

또 청구항 5기재의 발명에서는, 상기 청구항 1∼4중의 어는 1항기재의 분파기에 있어서, 상기 다층 패키지의 최하층에 외부접속을 위한 소정수의 외부접속단자가 형성되고, 상기 위상정합회로용의 패턴의 각각의 공통단자에 접속되어, 상기 소정의 외부접속단자에 접속된 것을 특징으로 하는 것이다.In the invention of claim 5, in the frequency divider according to claim 1 to 4, a predetermined number of external connection terminals for external connection are formed on the lowermost layer of the multilayer package, and the phase matching circuit It is connected to each common terminal of a pattern, It is characterized by connecting to the said predetermined external connection terminal.

또 청구항 6기재의 발명에서는, 상기 청구항 1∼5중의 어느 1항기재의 분파기에 있어서, 상기 위상정합용의 패턴은 선로 길이의 조정을 위해 접속되는 조정용 패턴이 소정수 형성된 것을 특징으로 하는 것이다.In the invention according to claim 6, in the shunt according to any one of claims 1 to 5, the pattern for phase matching is characterized in that a predetermined number of adjustment patterns to be connected for adjustment of line length are formed. .

또 청구항 7기재의 발명에서는, 각각 상이한 대역 중심주파수를 갖는 소정수의 탄성 표면파의 필터 칩을 탑재하고, 상기 필터 칩간에 위상정합회로를 갖춘 다층 패키지의 분파기의 제조방법에 있어서, 소정수의 그린시트가 형성되는 공정과, 상기 각 그린시트상에 소정의 패턴을 형성함과 동시에 필요에 따라 개구부를 형성하는 공정과, 상기 각 그린시트를 적층하여 소성시키는 공정과, 상기 소성된 그린시트의 상부에 패턴막을 생성하는 공정과, 상기 패턴막을 에칭에 의해 소정수의 상기 위상정합회로용의 패턴을 형성시키는 공정과, 개별의 상기 다층 패키지로 분리하는 공정과, 외부접속을 위한 단자의 형성후에 상기 필터 칩을 탑재하여 전기적 접속을 하고, 뚜껑부에 의해 봉하는 공정을 포함하는 것을 특징으로 하는 것이다.According to a seventh aspect of the present invention, there is provided a method for manufacturing a multi-package splitter having a predetermined number of surface acoustic wave filter chips each having a different band center frequency, and having a phase matching circuit between the filter chips. Forming a green sheet; forming a predetermined pattern on the green sheets; and forming openings as necessary; laminating and firing the green sheets; After forming a pattern film on the upper surface, forming a predetermined number of patterns for the phase matching circuit by etching, separating the individual film into individual multilayer packages, and forming terminals for external connection. And mounting the filter chip to make an electrical connection and sealing by the lid portion.

또 청구항 8기재의 발명에서는, 각각 상이한 대역 중심주파수를 갖는 소정수의 탄성 표면과의 필터 칩과, 상기 필터 칩이 칩 탑재면에 탑재됨과 동시에, 최하층에 외부회로와의 접합단자가 형성되고, 또한 상기 필터 칩간에 위상정합회로를 갖춘 패키지를 구비하는 분파기에 있어서, 상기 위상정합회로를 상기 칩 탑재면과 상기 접합단자 사이에 형성하는 것을 특징으로 하는 것이다.In the invention according to claim 8, a filter chip with a predetermined number of elastic surfaces each having a different band center frequency, the filter chip is mounted on a chip mounting surface, and a junction terminal with an external circuit is formed at the bottom layer. Further, in the splitter having a package having a phase matching circuit between the filter chips, the phase matching circuit is formed between the chip mounting surface and the junction terminal.

또 청구항 9기재의 발명에서는, 상기 청구항 8기재의 분파기에 있어서, 상기 위상정합회로용의 패턴은 마이크로 스트립 라인으로서 형성된 것을 특징으로 하는 것이다.In the invention of claim 9, in the splitter according to claim 8, the pattern for the phase matching circuit is formed as a micro strip line.

또 청구항 10기재의 발명에서는, 상기 청구항 8 또는 9기재의 분파기에 있어서, 상기 이상정합회로용의 패턴은 동 부재를 포함한 층으로 형성된 것을 특징으로 하는 것이다.In the invention of claim 10, in the spectrometer according to claim 8 or 9, the pattern for the abnormal matching circuit is formed of a layer including the copper member.

또 청구항 11기재의 발명에서는, 상기 청구항 8∼10중의 어느 1항기재의 부파기에 있어서, 상기 칩 탑재면과 상기 접합단자 사이에 공통접지용 패턴을 형성하는 것을 특징으로 하는 것이다.In the invention according to claim 11, the common grounding pattern is formed between the chip mounting surface and the joining terminal in any one of the sub-parameters according to any one of claims 8 to 10.

또 청구항 12기재의 발명에서는, 상기 청구항 8∼1중의 어느 1항기재의 분파기에 있어서, 상기 필터 칩과 접속되는 안테나단자 패턴을 상기 다층 패키지의 내부에 형성하는 것을 특징으로 하는 것이다.According to a twelfth aspect of the present invention, in any one of the above-mentioned separators of any one of claims 8 to 1, an antenna terminal pattern connected to the filter chip is formed in the multilayer package.

상기한 각 수단은 다음과 같이 작용한다.Each of the above means functions as follows.

청구항 1∼3의 발명에 의하면, 다층 패키지의 표면층에 마이크로 스트립 라인으로 형성한 위상정합용 패턴을 동 부재를 포함한 층으로 형성한다. 이에 따라 저저항도체에 의한 위상정합회로용의 패턴의 형성이 가능해지며, 부유용량에 의한 반사계수의 열화가 개선되고, 필터특성의 손실 열화를 억제, 저감하는 것이 가능해진다.According to the invention of Claims 1 to 3, the pattern for phase matching formed by the micro strip line on the surface layer of the multilayer package is formed by the layer including the copper member. As a result, the pattern for the phase matching circuit can be formed by the low resistance conductor, the deterioration of the reflection coefficient due to the stray capacitance can be improved, and the deterioration of the loss of filter characteristics can be suppressed and reduced.

또 청구항 4의 발명에 의하면, 위상정합회로용의 패턴상에 접지층이 공극부를 개재시켜서 설치된다. 이에 따라 특성임피던스치등의 외부로부터의 영향이 저감되어 분파특성의 안정하를 도모하는 것이 가능해진다.According to the invention of claim 4, a ground layer is provided on the pattern for the phase matching circuit with a gap therebetween. As a result, the influence from the outside such as the characteristic impedance value can be reduced, and the stabilization of the branching characteristic can be achieved.

또 청구항 5 또는 6의 발멍에 의하면, 적당히 선로 길이를 조정하기 위한 조정용 패턴이 소정수 형성된 위상정합회로용의 패턴을 공통단자에 접속하여 외부접속단자에 접속한다. 이에 따라 형성하는 외부접속단자의 방향성의 자유도가 커짐과 동시에, 선로 길이의 조정이 용이해져서 패키지의 공통화, 디바이스의 방향성 자유도의 향상을 도모하는 것이 가능해진다.According to the invention of claim 5 or 6, the pattern for the phase matching circuit in which a predetermined number of adjustment patterns for adjusting the line length is formed is connected to the common terminal by connecting to the common terminal. As a result, the degree of freedom of directionality of the external connection terminals to be formed is increased, and the length of the line can be easily adjusted, so that the package can be shared and the degree of directional freedom of the device can be improved.

또 청구항 7의 발명에 의하면, 소정의 패턴등을 형성한 그린시트를 적층하여 소성한 후, 표면 층에 위상정합회로용의 패턴을 형성한다. 이에 따라 그린시트 형성고 별도 공정에서 위상정합회로용의 패턴이 형성되어, 상기 그린시트의 소성온도에 관계없이 도체재료를 선택하는 것이 가능해진다.According to the seventh aspect of the present invention, after laminating and firing a green sheet having a predetermined pattern or the like, a pattern for a phase matching circuit is formed on the surface layer. As a result, a pattern for the phase matching circuit is formed in a separate step of forming the green sheet, so that the conductor material can be selected regardless of the firing temperature of the green sheet.

또 청구항 8∼10의 발명에 의하면, 청구항 1∼3의 발명의 작용과 마찬가지로 다층 패키지의 표면 층에 마이크로 스트립 라인으로 형성한 위상정합회로용의 패턴을 동부재를 포함한 충으로 형성한다. 이에 따라 저저항도체에 의한 위상정합회로용의 패턴의 형성이 가능해지며, 부유용량에 의한 반사계수의 열화가 개선되고, 필터특성의 손실열화를 억제, 저감하는 것이 가능해진다.According to the inventions of Claims 8 to 10, similarly to the effects of the inventions of Claims 1 to 3, a pattern for a phase matching circuit formed by microstrip lines on the surface layer of the multilayer package is formed by the filling containing the eastern material. As a result, the pattern for the phase matching circuit can be formed by the low resistance conductor, the deterioration of the reflection coefficient due to the stray capacitance can be improved, and the loss deterioration of the filter characteristics can be suppressed and reduced.

또한 본 청구항에 의한 발명에서는 실장된 상태로 위상정합회로용의 패턴이 실장측의 기판과 대향하는 구성이 되기 때문에, 외부에 대한 방사를 억제할 수가 있다.Further, in the invention according to the present invention, since the pattern for the phase matching circuit is opposed to the substrate on the mounting side in the mounted state, radiation to the outside can be suppressed.

또 청구항 11의 발명에 의하면, 칩 탑재면과 최하층에 배설된 접합단자 사이에 공통접지용 패턴을 형성함으로써, 공통접지용 패턴과 접합단자 사이에 패키지의 외면에 형성되는 배선(캐스트레이션)을 짧게 할 수가 있다. 이에 따라 캐스트레이션에 기인하는 인덕턴스성분을 저감하는 것이 가능해져서, 대역외 감쇄특성의 개선을 도모할 수가 있다.According to the invention of claim 11, by forming a common grounding pattern between the chip mounting surface and the junction terminals disposed on the lowermost layer, the wiring (casting) formed on the outer surface of the package between the common grounding pattern and the junction terminals is shortened. You can do it. As a result, the inductance component due to the cast can be reduced, and the out-of-band attenuation characteristics can be improved.

또 청구항 12의 발명에 의하면 필터 칩과 접속되는 안테나단자 패턴을 다층 패키지의 내부에 형성함으로써, 안테나단자 패턴으로부터 외부로 신호가 누설하는 것을 경감할 수가 있다.According to the invention of claim 12, by forming the antenna terminal pattern connected to the filter chip inside the multilayer package, it is possible to reduce the leakage of signals from the antenna terminal pattern to the outside.

[실시예]EXAMPLE

다음에 본 발명의 실시예에 대해 도면과 더불어 설명한다.EMBODIMENT OF THE INVENTION Next, the Example of this invention is described with drawing.

제1도에 본 발명의 제1실시예의 구성도를 나타낸다. 제1도(a)는 분파기(31)의 전체 사시도, 제1도(b)는 종측 단면도이다. 제1도(a), (b)에 나타낸 분파기(31)는, 예를 들어 4개의 층(321∼324)으로 다층 세라믹 패키지(32)가 형성된다.1 is a block diagram of a first embodiment of the present invention. FIG. 1 (a) is an overall perspective view of the splitter 31, and FIG. 1 (b) is a longitudinal sectional view. FIG. 1 (a), a duplexer 31 shown in (b) is, for example, a multi-layer ceramic package 32 is formed by four layers (32 1 ~32 4).

다층 세라믹 패키지(32)의 층(321∼323)의 하면에는 접지 GND패턴이 형성되고, 층(322)의 하면에는 신호(전원계를 포하한다)패턴이 형성된다. 또 층(321∼324)에는 탄성표면파 통과의 필터 칩(33a, 33b)을 수납하는 캐비티를 형성하기 위한 개부구가 형성된다. 또한 필터 칩(33a, 33b)의 주파수특성은 제3도에서 설명한다.The ground GND pattern is formed on the lower surface of the layers 32 1 to 32 3 of the multilayer ceramic package 32, and the signal (including a power system) pattern is formed on the lower surface of the layer 32 2 . In addition, the layers 32 1 to 32 4 are formed with openings for forming cavities for storing the filter chips 33a and 33b passing through the surface acoustic wave. In addition, the frequency characteristics of the filter chips 33a and 33b are explained in FIG.

이렇게 하여 층(321)의 하면에 2개의 필터 칩(33a, 33b)이 탑재되어, 와이어(34)에 의해 각각 층(322)의 신호패턴등에 접속된다. 또 층(323)의 개구부를 막도록 캡(34)에 의해 봉해진다.In this way the two filter chips (33a, 33b) mounted on the lower face of the layer (32 1) is connected to a signal pattern of each layer (32 2) by a wire (34). It is also sealed by the cap 34 so as to close the opening of the layer 32 3 .

그리고 다층 세라믹 패키지(32)는 각 층(321∼324)의 소정간에 관통구멍에 의해 도통되어 있으며, 상기 다층 패키지(32)의 소정의 측면 및 최하층(324)의 하면에 외부접속단자(36a∼36c)가 설치된다. 예를 들어 외부접속단자(36a)는 필터 칩(33a)과 접속된 수신단자, 외부접속단자(36b)는 필터 칩(33b)과 접속된 송신단자, 외부접속단자(36c)는 후술하는 공통단자와 접속되는 안테나단자이다.And multi-layer ceramic package 32 and is conducted by the through-hole between certain of the layers (32 1 ~32 4), the external connection terminals on the bottom surface of the predetermined side and a bottom layer (32 4) of the multi-layer package 32, 36a to 36c are provided. For example, the external connection terminal 36a is a reception terminal connected to the filter chip 33a, the external connection terminal 36b is a transmission terminal connected to the filter chip 33b, and the external connection terminal 36c is a common terminal described later. Antenna terminal connected with

한편 최상부의 층(321)의 상면에는 제1도(a)에 나타낸 바와 같이 필터 칩(33a, 33b)에 대응한 2개의 꾸불꾸불한 형상의 위상정합회로용의 패턴(37a, 37b)이 예컨대 동 부재로 형성되고, 각 패턴(37a, 37b)의 일단이 공통단자 패턴(37c)에 접속되고, 각각의 타단은 관통구멍에 의해 필터 칩(33a, 33b)에 접속된다. 이 공통단자 패턴(37c)은 상술한 바와 같이 다층 패키지(32)의 측면에 형성되는 수신단자(36a)와 접속된다.On the other hand, on the upper surface of the uppermost layer 32 1 , as shown in FIG. For example, it is formed of a copper member, one end of each of the patterns 37a and 37b is connected to the common terminal pattern 37c, and the other end thereof is connected to the filter chips 33a and 33b by through holes. The common terminal pattern 37c is connected to the receiving terminal 36a formed on the side of the multilayer package 32 as described above.

여기서 제2도에 제1도의 분파기의 일례의 회로도를 나타낸다. 또 제3도에 제1도의 분파기를 설명하기 위한 특성도를 나타낸다. 제2도에 나타낸 바와 같이 안테나단자(36c)에 접속된 공통단자 T1, T2(공통단자 패턴(37c))에 대하여 각각 위상정합회로(37a, 37b)를 개재시켜서 2개의 필터칩 F1, F2(33a, 33b)가 접속된다. 수신단자(36a)는 단자 A1또는 단자 B1에 접속된다. 그리고 송신단자(36b)는 단자 A2또는 단자 B2에 접속된다. 단자 A1및 A2는 필터 칩 F1에 설치된 것이며, 단자 B1및 B2는 필터 칩 F2에 설치된 것이다.Here, FIG. 2 shows a circuit diagram of an example of the splitter of FIG. Moreover, the characteristic diagram for demonstrating the denominator of FIG. 1 is shown in FIG. As shown in FIG. 2, two filter chips F 1 are provided through the phase matching circuits 37a and 37b for the common terminals T 1 and T 2 (common terminal pattern 37c) connected to the antenna terminal 36c, respectively. , F 2 (33a, 33b) are connected. The receiving terminal 36a is connected to the terminal A 1 or the terminal B 1 . The transmission terminal 36b is connected to a terminal A 2 or a terminal B 2 . Terminals A 1 and A 2 are provided in filter chip F 1 , and terminals B 1 and B 2 are provided in filter chip F 2 .

필터 칩 F1, F2(33a, 33b)는 제3도에 나타낸 바와 같이 서로 상이한 대역 중심주파수를 가지고 있으며, 예를 들어 필터 칩 F1(33a)의 중심주파수(f1)는 836MHz, 필터 칩 F2(33b)의 중심주파수(f2)는 881MHz로 설정된다.The filter chips F 1 and F 2 (33a, 33b) have different band center frequencies as shown in FIG. 3, for example, the center frequency (f 1 ) of the filter chip F 1 (33a) is 836 MHz, the filter The center frequency f 2 of chip F 2 33b is set to 881 MHz.

또 제4도에 본 발명의 제조공정도를 나타낸다. 제4도에서 우선 제1도의 층(321∼324)이 되는 그린시트를 필요에 따른 개수만큼 형성한다(스텝 S1). 그린시트는 예컨대 유전율 9.7의 알루미나재료로 형성된 소결전의 가소성 시트재료를 말한다. 이 각 그린시트에 각각의 층에 따라 신호계, 전원계, 접지계등의 패턴이 형성됨과 동시에 필터 칩(33a, 33b)을 탑재하는 영역의 캐비티를 형성하기 위한 개구부가 필요에 따라 형성된다(S2).4, the manufacturing process diagram of this invention is shown. In FIG. 4 , green sheets to be the layers 32 1 to 32 4 of FIG. 1 are first formed as many as necessary (step S1). The green sheet refers to, for example, a plastic sheet material before sintering formed of an alumina material having a dielectric constant of 9.7. Patterns such as signal system, power system, ground system, etc. are formed in each of the green sheets, and openings for forming the cavity of the area where the filter chips 33a, 33b are mounted are formed as necessary (S2). ).

이어서 형성한 그린시트를 적층하여, 예를 들어 1500∼1600℃에서 15∼24시간 소성한다(S3). 이 상태에서는 다층 세라믹 패키지가 복수개 일체가 되어 형성된다. 그래서 상부의 층에 에컨대 동 재료로 증착등에 의해 패턴막이 형성된다(S4). 패턴막이 형성되면 에칭에 의해 제1도에 나타낸 꾸불꾸불한 형상의 위상정합회로용의 패턴(37a, 37b)이나 공통단자 패턴(37c)이 소정수 형성된다(S5). 그 후에 개별의 다층 세라믹 패키지(32)마다 절단하여 분리한다(S6).Subsequently, the formed green sheet is laminated and baked, for example, at 1500-1600 degreeC for 15 to 24 hours (S3). In this state, a plurality of multilayer ceramic packages are integrally formed. Thus, a pattern film is formed on the upper layer by, e.g., deposition of copper material (S4). When the pattern film is formed, a predetermined number of patterns 37a and 37b and the common terminal pattern 37c for the phase-matching circuit of the sinusoidal shape shown in FIG. 1 are formed by etching (S5). Thereafter, the respective multilayer ceramic packages 32 are cut and separated (S6).

그리고 개개의 다층 세라믹 패키지(32)마다 하면으로부터 측면에 걸쳐서 외부접속단자(36a∼36b)를 형성한 후에 필터 입(33a, 33b)을 탑재하여 와이어(34)에 의해 접속하고, 캡(35)으로 봉하는 것이다(S7).The external connection terminals 36a to 36b are formed for each of the multilayer ceramic packages 32 from the lower surface to the side surface thereof, and then the filter mouths 33a and 33b are mounted to be connected by the wires 34 and the cap 35 is formed. It is sealed with (S7).

이와 같이 다층 세라믹 패키지(32)의 형성과 위상정합회로용의 패턴(37a, 37b)등의 형성이 분리됨으로써, 상기 패턴(37a, 37b)등을 형성하는 재료를 다르게 할 수가 있으므로 저저항의 부재(예컨대 동 또는 동·니켈·알루미늄의 복층구조)를 사용할 수 있게 되어, 손실 저감에 따른 길이 단축을 도모할 수가 있어서 소형화할 수 있음과 동시에, 필터특성을 개선할 수가 있다.Thus, the formation of the multilayer ceramic package 32 and the formation of the patterns 37a and 37b for the phase matching circuit are separated, so that the materials for forming the patterns 37a and 37b can be different, so that the members with low resistance For example, a multilayer structure of copper, copper, nickel, or aluminum can be used, the length can be shortened due to the reduction of loss, and the filter characteristics can be improved.

다음에 제5도에 본 실시예의 주파수특성의 그래프를 나타낸다. 제5도(a)는 주파수특성 전체의 그래프이며, 제5도(b)는 제5도(a)의 손실 변화를 일부 확대한 그래프이다. 제5도(a), (b)에 나타낸 주파수특성은, 예를 들어 위상정합 회로용의 패턴(37a)의 선폭을 약 200㎛, 길이를 약 40mm로 형성하고, 패턴(37b)의 선폭을 약 200㎛, 길이를 약 35mm로 형성했을 때의 분파기(31)(다층 세라믹 패키지층(321)의 유전율은 9.7)의 상기 패턴(37a, 37b)의 손실, 및 상기 분파기(31)로 듀플렉서(송수전환기)를 구성했을 때의 상대방 통과대역의 손실 변화를 나타낸 것이다.Next, Fig. 5 shows a graph of the frequency characteristics of this embodiment. FIG. 5 (a) is a graph of the entire frequency characteristic, and FIG. 5 (b) is a graph in which the loss change of FIG. 5 (a) is partially enlarged. The frequency characteristics shown in Figs. 5 (a) and 5 (b) are, for example, a line width of the pattern 37a for the phase matching circuit being formed at about 200 mu m and a length of about 40 mm, and the line width of the pattern 37b is formed. Loss of the patterns 37a and 37b of the splitter 31 (the dielectric constant of the multilayer ceramic package layer 32 1 is 9.7) when formed at about 200 mu m and length of about 35 mm, and the splitter 31 Shows the change in the loss of the other passband when a low duplexer (transformer) is formed.

제5도(a)에 나타낸 바와 같이 필터 칩 F1(33a)에서는 824MHz에서 -2.19dB, 849MHz에서 -2.70dB의 감쇄를 나타내고, 869MHz에서 -41.80dB, 894MHz에서 -28.30의 감쇄를 나타내었다. 또 필터 칩 F2(33b)에서는 869MHz에서 -3.78dB, 894MHz 에서 -3.12dB의 감쇄를 나타내고, 824MHz에서 -42.84dB, 849MHz에서 -34.94의 감쇄를 나타내었다.As shown in Fig. 5 (a), the filter chip F 1 (33a) showed attenuation of -2.19 dB at 824 MHz and -2.70 dB at 849 MHz, -41.80 dB at 869 MHz, and -28.30 attenuation at 894 MHz. The filter chip F 2 (33b) showed attenuation of -3.78dB at 869MHz and -3.12dB at 894MHz, -42.84dB at 824MHz, and -34.94 at 849MHz.

한편 제5도(b)는 제18도에 나타낸 종래 경우의 알루미나 세라믹스재료와 텅스텐도체 패턴의 조합으로 내층한 경우(실선)와, 제1도에 나타낸 상부의 패턴(37a, 37b)의 구성으로 알루미나 세라믹스재료와 텅스턴도체 패턴의 조합의 경우(파선)와, 제1도에 나타낸 상부의 패턴(37a, 37b)의 구성으로 알루미나 세라믹스재료와 동 도체 패턴의 조합의 경우(일점 쇄선)을 비교한 것이다.FIG. 5B shows the inner layer formed by the combination of the alumina ceramic material and the tungsten conductor pattern in the conventional case shown in FIG. 18 (solid line), and the upper patterns 37a and 37b shown in FIG. Compare the combination of alumina ceramic material and tungsten conductor pattern (broken line) with the combination of alumina ceramic material and copper conductor pattern (single dashed line) in the configuration of upper patterns 37a and 37b shown in FIG. It is.

즉 다 같이 알루미나 세라믹스재료와 텅스텐도체 패턴을 조합했을 경우라도 제18도의 종래의 내층한 경우(실선)보다 제1도의 상부에 형성한 경우(파선)쪽이 중심주파수대에서 감쇄량이 적어서 필터특성이 양호하며, 또한 텅스턴도체 패턴 대신에 동 도체 패턴을 상부에 형성한 경우(일점 쇄선)족이 직류저항의 감소에 의한 고주파손실의 저감으로 감쇄량이 적어서 필터특성이 양호하게 된 것이다.In other words, even when the alumina ceramic material and the tungsten conductor pattern are combined, the filter characteristic is good because the amount of attenuation in the center frequency band is smaller in the case of the upper portion of FIG. 18 than in the conventional inner layer (solid line) of FIG. In addition, in the case where the copper conductor pattern is formed on the upper portion instead of the tungsten conductor pattern (dotted and dashed line), the attenuation amount is reduced due to the reduction of the high frequency loss caused by the reduction of the DC resistance, thereby improving the filter characteristics.

이와 같이 다층 세라믹 패키지(32)의 상부에 위상정합 회로용의 패턴을 예컨대 동과 같은 저저항부재로 형성함으로써, 상기 패턴의 저항에 의한 필터특성의 손실 열화를 종래의 약 절반으로 저감시키고, 또 부유용량에 의한 반사계수의 열화를개선할 수가 있으며, 분파기(31)의 회로구성시의 필터특성의 열화를 억제할 수가 있다. 또 공통단자 패턴(37c)을 다층 세라믹 패키지(32)의 양측으로부터 외부 접속단자(안테나단자)(36c)와 접속할 수 있으므로 상기 분파를 실장하는 보드의 설계시의 독립단자(송신 및 수신단자)의 방향성의 자유도를 크게 할 수가 있다.Thus, by forming a pattern for a phase matching circuit on the upper part of the multilayer ceramic package 32 with a low resistance member such as copper, the loss deterioration of the filter characteristics due to the resistance of the pattern is reduced to about half of the conventional one. The deterioration of the reflection coefficient due to the stray capacitance can be improved, and the deterioration of the filter characteristics in the circuit configuration of the splitter 31 can be suppressed. In addition, since the common terminal pattern 37c can be connected to the external connection terminal (antenna terminal) 36c from both sides of the multilayer ceramic package 32, the independent terminals (transmission and reception terminals) at the time of designing the board mounting the offset The degree of freedom of directionality can be increased.

그런데 종래(제18도)와 같이 위상정합회로용의 패턴을 내층하면 다층 세라믹 패키지(32)의 양측(상하)의 유전율을 이용할 수 있으므로 해당 패턴의 선로 길이의 단축, 패키지의 소형화가 가능해지며, 한편 본 발명은 다층 세라믹 패키지(32)의 한쪽(하측)의 유전율밖에 이용할 수 없어서, 선로 길이를 길게 할 필요가 생기나, 해당 패턴(37a, 37b)의 재료를 저저항재료로 형성할 수 있으므로 선로 길이를 종래보다 단축할 수가 있는 것이다.However, if the pattern for the phase matching circuit is layered as in the prior art (Fig. 18), the dielectric constants on both sides (up and down) of the multilayer ceramic package 32 can be used, thereby shortening the line length of the pattern and miniaturizing the package. On the other hand, the present invention can use only the dielectric constant of one side (lower side) of the multilayer ceramic package 32, so that the length of the line needs to be increased, but the material of the patterns 37a and 37b can be formed of a low resistance material. The length can be shortened than before.

다음에 제6도에 본 발명의 제2실시예의 사시도를 나타낸다. 제6도에 나타낸 분파기(31)는 다층 세라믹 패키지(32)의 상부의 층상에 위상정합회로용의 패턴(37a)의 단부 부분에 선로 길이를 조정하기 위한 서로 분리된 예컨대 5개의 조정용 패턴(41a)(41a1∼41a5)이 형성된다. 또 패턴(37b)의 단부부분에 선로 길이를 조정하기 위한 서로 분리된 예컨대 5개의 조정용 패턴(41b)(41b1∼41b5)이 형성된다.Next, Fig. 6 shows a perspective view of a second embodiment of the present invention. The splitter 31 shown in FIG. 6 has, for example, five adjustment patterns separated from each other for adjusting the line length at the end portion of the pattern 37a for the phase matching circuit on the upper layer of the multilayer ceramic package 32 ( 41a) (41a 1 ~41a 5) are formed. Further, for example, five adjustment patterns 41b (41b 1 to 41b 5 ), which are separated from each other for adjusting the line length, are formed at the end portion of the pattern 37b.

그리고 선로 길이의 결정후에 패턴(37a)에서 조정용 패턴(41a5)과 공통단자 패턴(37c)이 와이어(42)에 의해 접속된다. 또 패턴(37b)에서 조정용 패턴(41b3)과 공통단자 패턴(37c)이 와이어(42)에 의해 접속됨과 동시에, 조정용 패턴(41b3, 41b5)간이 와이어(42)에 의해 접속된다.After the line length is determined, the adjustment pattern 41a 5 and the common terminal pattern 37c are connected by the wire 42 in the pattern 37a. In the pattern 37b, the adjustment pattern 41b 3 and the common terminal pattern 37c are connected by the wire 42, and the adjustment patterns 41b 3 and 41b 5 are connected by the wire 42.

이와 같은 조정용 패턴(41a, 41b)은 패턴(37a, 37b)의 형성시에 형성되는 것으로서, 와이어(42)에 의한 접속위치에서 각 패턴(37a, 37b)의 선로 길이를 조정하는 것이다.Such adjustment patterns 41a and 41b are formed at the time of formation of the patterns 37a and 37b and adjust the line lengths of the patterns 37a and 37b at the connection position by the wire 42.

여기서 제7도에 제2실시예의 주파수특성의 그래프를 나타낸다. 제7도에서 필터 칩(33a)(F1)의 중심주파수를 875MHz로 했을 때의 위상정합회로용의 패턴(37a)이 조정용 패턴(41a)(41a1∼41a5)으로부터 선택되어 와이어(42)로 접속된 경우의 분파기(31)의 주파수특성이 F1으로 표시되고, 필터 칩(33b)(F2)의 중심주파수를 937MHz로 했을 때의 패턴(37b)이 조정용 패턴(41b)(41b1∼41b5)으로부터 선택되어 와이어(42)로 접속된 경우의 분파기(31)의 주파수특성이 F2로 표시된다. 어느 것이건 중심주파수대에서 현저한 감쇄량(3dB)의 저하를 도모할 수 있어서, 제1실시예와 마찬가지 효과를 얻을 수 있음을 알 수 있다. 이에 따라 다층 세라믹 패키지(32)를 변경하는 일이 없이 주파수가 다른 필터칩을 조합시킬 수가 있다.7 shows a graph of the frequency characteristics of the second embodiment. In FIG. 7, the pattern 37a for the phase matching circuit when the center frequency of the filter chip 33a (F 1 ) is set to 875 MHz is selected from the adjustment patterns 41a (41a 1 to 41a 5 ) and the wire 42 is used. ), The frequency characteristic of the splitter 31 in the case of being connected to is indicated by F 1 , and the pattern 37b when the center frequency of the filter chip 33b (F 2 ) is set to 937 MHz is used as the adjustment pattern 41b ( 41b 1 to 41b 5 , the frequency characteristic of the splitter 31 when connected to the wire 42 is represented by F 2 . In any case, it is possible to achieve a significant decrease in the amount of attenuation (3 dB) in the center frequency band, and it can be seen that the same effect as in the first embodiment can be obtained. As a result, filter chips having different frequencies can be combined without changing the multilayer ceramic package 32.

그런데 제6도에서는 조정용 패턴(41a, 41b)을 분리하여 형성한 경우를 나타내었으나, 분리시키지 않은 패턴으로 형성하고 와이어(42)의 본딩위치만으로 선로 길이를 가변하는 것도 가능하다. 그러나 본 실시예에서는 불요한 조정용 패턴부분에서 위상정합에 악영향이 생기는 것을 회피하기 위해서 분리한 형상으로 한 것이다. 따라서 형성하는 조정용 패턴(41a, 41b)의 선로 길이가 짧고, 불요부분에서 위상정합에 악영향이 생기지 않을 경우에는 구태여 분리한 패턴으로 할 필요는 없다.6 shows a case in which the adjustment patterns 41a and 41b are formed separately, but it is also possible to form a pattern in which the adjustment patterns 41a and 41b are separated and vary the length of the line only by the bonding position of the wire 42. However, in the present embodiment, the shape is separated in order to avoid the adverse effect on the phase matching in the unnecessary adjustment pattern portion. Therefore, when the line length of the adjustment pattern 41a, 41b to be formed is short, and a bad influence does not occur in phase matching in an unnecessary part, it is not necessary to make it into the pattern isolate | separated.

또 위상정합회로용의 패턴(37a, 37b)을 제1도와 같이 형성하고, 각 패턴(37a, 37b)의 꾸불꾸불한 형상을 바이패스하는 패턴을 조정용 패턴으로서 소정수 형성하며, 필요에 따라서 바이패스부분을 트리밍에 의해 삭제함으로써 각 패턴(37a, 37b)의 선로 길이를 조정할 수도 있는 것이다.In addition, patterns 37a and 37b for phase matching circuits are formed as shown in FIG. 1, and a predetermined number of patterns for bypassing the sinusoidal shapes of the patterns 37a and 37b are formed as adjustment patterns. By deleting the path portion by trimming, the line lengths of the patterns 37a and 37b can be adjusted.

다음에 제8도에 본 발명의 제3실시예의 단면구성도를 나타낸다. 제8도에 나타낸 분파기(31)는 제1도에 나타낸 다층 세라믹 패키지(32)의 상부의 층상에 스페이서(51)를 개재시켜서 접지층으로서 실드 캡(52)을 설치한 것으로서, 기타의 구성은 제1도(또는 제6도)와 마찬가지이다. 즉 위상정합회로용의 패턴(37a, 37b)상에 스페이서(51)에 의해 공극부(53)를 개재시켜서 실드 캡(5)을 설치한 것이다.Next, Fig. 8 shows a cross sectional view of the third embodiment of the present invention. The splitter 31 shown in FIG. 8 is provided with a shield cap 52 as a grounding layer via spacers 51 on the upper layer of the multilayer ceramic package 32 shown in FIG. Is the same as FIG. 1 (or 6). That is, the shield cap 5 is provided on the patterns 37a and 37b for the phase matching circuit with the gaps 53 interposed therebetween by the spacers 51.

이에 따르면 실드 캡(52)에 의해 위상정합회로용의 패턴(37a, 37b)이 외부상황으로부터 영향을 받는 것을 회피할 수 있을 뿐만 아니라, 제2실시예(제6도)에 적용한 경우에 와이어(42)를 보호할 수가 있는 것이다.According to this, the shield cap 52 can avoid the influences of the patterns 37a and 37b for the phase matching circuit from the external situation, and can also be used in the second embodiment (FIG. 6). 42) can be protected.

다음에 제9도∼제11도에 본 발명의 제4실시예를 나타낸다. 제9도는 제4실시예에 의한 분파기(61)의 단면도이며, 제10도는 분파기(61)의 저면도이며, 제11도는 분파기(61)의 사시도이다.Next, FIGS. 9 to 11 show a fourth embodiment of the present invention. 9 is a cross-sectional view of the splitter 61 according to the fourth embodiment, FIG. 10 is a bottom view of the splitter 61, and FIG. 11 is a perspective view of the splitter 61.

분파기(61)는 예를 들어 4개의 층(621∼624)으로 형성되는 다층 세라믹 패키지(62)와, 필터 칩(33a, 33b)과, 캡(35)등으로 구성되어 있다. 다층 세라믹 패키지(62)의 최하층(624)의 하면에는 제10도에 나타낸 바와 같이 수신용 단자(66a), 송신용 단자(66b), 안테나단자(66c), 및 접지(그라운드)단자(66d)가 형성되어 있다.The splitter 61 is composed of, for example, a multilayer ceramic package 62 formed of four layers 62 1 to 62 4 , filter chips 33a and 33b, a cap 35, and the like. On the lower surface of the lowermost layer 6 4 of the multilayer ceramic package 62, as shown in FIG. 10, a receiving terminal 66a, a transmitting terminal 66b, an antenna terminal 66c, and a ground (ground) terminal 66d. ) Is formed.

이 각 단자(66a∼66d)는 제11도에 나타낸 다층 세라믹패키지(62)의 측면에 형성된 배선(66a-1∼66d-1)(이하 캐스트레이션이라한다)에 의해 다층 세라믹 패키지(62)내에 배설된 필터 칩(33a, 33b)등과 전기적으로 접속되어 있다. 또한 상기한 최하층(624)에 형성된 각 단자(66a∼66d)는 청구항 8에 기재한 접합단자에 상당하고, 분파기(61)를 다른 회로기판에 실장시에, 이 각 단자(66a∼66d)는 다른 회로기판에 접합된다.Each of the terminals 66a to 66d is formed in the multilayer ceramic package 62 by the wirings 66a- 1 to 66d- 1 (hereinafter referred to as casting) formed on the side of the multilayer ceramic package 62 shown in FIG. It is electrically connected with the filter chips 33a, 33b etc. which were arrange | positioned. In addition, each terminal (66a~66d) formed in the lowermost one (62 4) is mounted at the junction corresponding to the terminal, and a duplexer (61) according to claim 8 in a different circuit board, the respective terminal (66a~66d ) Is bonded to another circuit board.

또 최상층(621) 및 제2층(622)에는 탄성표면과 통과의 필터 칩(33a, 33b)을 수납하는 제1의 캐비티(64)를 형성하기 위한 개구부가 형성되어 있다. 필터 칩(33a, 33b)은 제3층(623)의 상부에 형성된 칩 탑재면(63)상에 탑재되고, 따라서 필터 칩(33a, 33b)은 층(621, 622)이 협동하여 형성하는 캐비티(64)내에 위치하게된다.In the top layer (62 1) and second layer (62 2) has an opening for forming the cavity 64 of the first for receiving the filter chips (33a, 33b) of the resilient surface and the passage is formed. The filter chips 33a and 33b are mounted on the chip mounting surface 63 formed on the upper part of the third layer 6 2 3 , so that the filter chips 33a and 33b cooperate with the layers 62 1 and 62 2 . It is located in the cavity 64 to form.

또 제2층(622)의 상면에는 소정의 신호패턴 및 접지패턴이 형성되어 있으며, 이 각 패턴은 상기한 캐스트레이션(66a-1∼66d-1)에 접속되어 있다. 또한 제2층(622)의 상면에 형성된 신호패턴 및 접지패턴은 와이어(34)에 의해 필터칩(33a, 33b)과 전기적으로 접속되어 있다. 이에 따라 필터칩(33a, 33b)과 각 단자(66a∼66d)는 전기적으로 접속된 구성이 된다.In addition, the second and the predetermined signal pattern and a ground pattern the top surface of the second layer (62 2) are formed, each pattern is connected to the above-illustration cast (66a -1 ~66d -1). The signal pattern and the ground pattern formed on the upper surface of the second layer 6 2 2 are electrically connected to the filter chips 33a and 33b by the wires 34. As a result, the filter chips 33a and 33b and the terminals 66a to 66d are electrically connected.

캡(35)은 다층 세라믹 패키지(62)에 형성된 제1의 캐비티(64)를 막도록 최상층(621)의 상부에 배설된다. 이에 따라 필터 칩(33a, 33b)은 다층 세라믹 패키지(62)내에 기밀하게 봉해진 구성이 된다.The cap 35 is disposed on top of the top layer 62 1 to block the first cavity 64 formed in the multilayer ceramic package 62. As a result, the filter chips 33a and 33b are hermetically sealed in the multilayer ceramic package 62.

한편 최하층(624)에도 개구부가 형성되어 있으며, 따라서 제3층(623)과 최하층(624)는 협동하여 다층 세라믹 패키지(62)의 저면에 제2의 캐비티(67)를 형성한다. 이 제2의 캐비티(67)내에는, 구체적으로 말해서 제2의 캐비티(67)내에 노출한 제3층(623)의 하면에는 꾸불꾸불한 형상의 위상정합회로용의 패턴(68)이 형성되어 있다. 이 위상정합회로용의 패턴(68)은 마이크로 스트립 라인으로 형성되어 있으며, 그 재질로서는 예컨대 동 또는 동을 주체로하여 도전재료가 선정되어 있다. 이 위상정합회로용의 패턴(68)의 일단은 관통구멍(69)에 의해 필터 칩(33a, 33b)에 접속됨과 동시에, 타단은 제3층(623)상에 형성된 배선(도시하지 않음)을 개재하여 안테나단자(66c)에 접속되어 있다.The bottom layer (62 4), an opening is also formed, and thus the form of the second cavity 67 of the bottom surface of the third layer (62 3) and the bottom layer (62 4) cooperate to multi-layer ceramic package 62. In the cavity 67 of a second, specifically speaking, the lower face of the third layer (62 3) exposed in the cavity 67 of the second, the pattern 68 for the phase matching circuit in a serpentine shape forming It is. The pattern 68 for the phase matching circuit is formed of microstrip lines, and as the material, for example, a conductive material is mainly selected from copper or copper. One end of the pattern 68 for the phase matching circuit is at the same time as access to the filter chips (33a, 33b) by the through hole 69, the other end of the wiring formed on the third layer (62 3) (not shown) It is connected to the antenna terminal 66c via this.

여기서 위상정합회로용의 패턴(68)의 형성위치에 주목하면, 본 실시예에 의한 분파기(61)에서는 위상정합회로용의 패턴(68)은 다층 세라믹 패키지(62)의 저면에 형성된 제2의 캐비티(67)내에 형성되어 있다. 따라서 분파기(61)를 다른 회로기판에 실장하면 위상정합회로용의 패턴(68)은 실장측의 기판과 대향하는 구성이 되기 때문에 외부에 대한 방사를 억제할 수가 있다.Note that the formation position of the pattern 68 for the phase matching circuit is described below. In the splitter 61 according to the present embodiment, the pattern 68 for the phase matching circuit is formed on the bottom of the multilayer ceramic package 62. It is formed in the cavity 67 of the. Therefore, when the splitter 61 is mounted on another circuit board, the pattern 68 for the phase matching circuit is opposed to the board on the mounting side, so that radiation to the outside can be suppressed.

제12도는 본 실시예에 의한 주파수특성의 그래프를 나타낸다. 제12도에 나타낸 주파수특성은 상기한 제5도와 동일 조건에서 특성시험을 한 결과를 나타내고 있다. 즉 제12도에 나타낸 주파수특성은, 예를 들어 위상정합회로용의 패턴(68)의 선폭을 약 200㎛, 길이를 약 25mm로 하여 형성했을 때의 분파기(61)(다층 세라믹 패키지의 제3층(323)의 유전율은 9.7)의 위상정합회로용의 패턴(68)의 손실 및 분파기(61)로 듀플렉서(송수전환기)를 구성할 때의 상대방 통과의 손실 변화를 나타낸 것이다.12 shows a graph of frequency characteristics according to the present embodiment. The frequency characteristic shown in FIG. 12 shows the result of the characteristic test under the same conditions as FIG. That is, the frequency characteristic shown in FIG. 12 is, for example, the splitter 61 (made of the multilayer ceramic package) when the line width of the pattern 68 for the phase matching circuit is formed to be about 200 µm and the length is about 25 mm. The dielectric constant of the third layer 32 3 represents the loss of the pattern 68 for the phase matching circuit of 9.7) and the change in the loss of the other pass when constructing the duplexer (transformer) with the splitter 61.

제12도와 제5도(a)를 비교하면 본 실시예에 의한 분파기(61)의 주파수특성은 제5도(a)에 나타낸 제1실시예에 의한 분파기(31)의 주파수특성과 거의 동등한 특성을 나타내고 있으며, 따라서 양호한 필터특성이 얻어진다는 것을 알 수 있다.Comparing FIG. 12 and FIG. 5 (a), the frequency characteristic of the splitter 61 according to the present embodiment is almost the same as the frequency characteristic of the splitter 31 according to the first embodiment shown in FIG. It shows that the characteristic is equivalent, and thus, good filter characteristics can be obtained.

이와 같이 본 실시예에 의한 분파기(61)에서도, 위상 정합회로용의 패턴(68)을 예컨대 동과 같은 저저항부재로 형성함으로써, 상기 패턴(68)의 저항에 의한 필터특성의 손실 열화를 종래의 약 절반으로 저감시키고, 또 부유용량에 의한 반사계수의 열화를 개선할 수가 있으며, 분파기(31)의 회로구성시의 필터특성의 열화를 억제할 수가 있다.As described above, in the splitter 61 according to the present embodiment, the pattern 68 for the phase matching circuit is formed of a low resistance member such as copper, so that the deterioration of the loss of filter characteristics due to the resistance of the pattern 68 is prevented. It can be reduced to about half of the related art, and the deterioration of the reflection coefficient due to the stray capacitance can be improved, and the deterioration of the filter characteristics in the circuit configuration of the splitter 31 can be suppressed.

또 본 실시예의 구성에서도 안테나단자(66c)를 다층세라믹 패키지(62)의 양측으로 인출할 수가 있기 때문에, 설계시의 독립단자의 방향성의 자유도를 크게 할 수가 있다. 또한 상기한 바와 같이 본 실시예에 의한 분파기(61)에서는 실장된 상태에서 위상정합회로용의 패턴(68)이 실장측의 기판과 대향하는 구성이 되기 때문에, 외부에 대한 방사를 억제할 수도 있다.In addition, even in the configuration of the present embodiment, since the antenna terminal 66c can be pulled out on both sides of the multilayer ceramic package 62, the degree of freedom in the directionality of the independent terminals at the time of design can be increased. As described above, in the splitter 61 according to the present embodiment, since the pattern 68 for the phase matching circuit faces the substrate on the mounting side in the mounted state, radiation to the outside can be suppressed. have.

또한 본 실시예에서도 제6도에 나타낸 바와 마찬가지로 위상정합회로용의 패턴(68)을 분리할 수도 있으며, 또한 위상정합회로용의 패턴(68)을 분리시키지 않는 패턴으로 형성하고, 와이어의 본딩위치만으로 선로 길이를 가변할 수도 있다.Also in this embodiment, as shown in FIG. 6, the pattern 68 for phase matching circuits can be separated, and the pattern 68 for phase matching circuits is formed in a pattern that does not separate, and the bonding position of the wires is formed. It is possible to vary the length of the track alone.

또 위상정합회로용의 패턴(68)을 제1도(a)와 같이 형성하고, 형성된 각 패턴(제1도(a)의 패턴(37a, 37b)에 상당한다)의 꾸불꾸불한 형상을 바이패스하는 패턴을 조정용 패턴으로 하여 소정수 형성하고, 필요에 따라 바이패스부분을 트리밍에 의해 삭제함으로써 각 패턴의 선로 길이를 조정할 수도 있다.In addition, the pattern 68 for the phase matching circuit is formed as shown in FIG. 1A, and the sinusoidal shape of each pattern (corresponding to the patterns 37a and 37b of FIG. 1A) is formed. The line length of each pattern can also be adjusted by forming a predetermined number using the pattern to pass as a pattern for adjustment, and deleting a bypass part by trimming as needed.

다음에 제13도 및 제14도에 본 발명의 제5실시예를 나타낸다. 제13도는 제5실시예에 의한 분파기(71)의 단면도이며, 제14도는 분파기(71)의 사시도이다. 또한 제13도 및 제14도에서 제9도∼제11도를 사용하여 설명한 제4실시예에 의한 분파기(61)와 동일 구성에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.Next, FIGS. 13 and 14 show a fifth embodiment of the present invention. 13 is a cross-sectional view of the splitter 71 according to the fifth embodiment, and FIG. 14 is a perspective view of the splitter 71. The same components as those of the splitter 61 according to the fourth embodiment described with reference to FIGS. 9 and 11 in FIGS. 13 and 14 are denoted by the same reference numerals, and description thereof will be omitted.

본 실시예에 의한 분파기(71)는 제4실시예에 의한 분파기(61)에서 높이방향에 대해 칩 탑재면(63)과 각 단자(66a∼66d)의 형성위치 사이에 공통접지용 패턴(72)을 형성한 것을 특징으로 하는 것이다.In the splitter 71 according to the present embodiment, the common grounding pattern is formed between the chip mounting surface 63 and the formation positions of the terminals 66a to 66d in the height direction in the splitter 61 according to the fourth embodiment. It is characterized by forming 72.

구체적으로는 본 실시예에서는 제3층(623)을 2분할하여, 그 사이에 도체막을 형성함으로써 칩 탑재면(63)과 각 단자(66a∼66d)의 형성위치 사이에 공통접지용 패턴(72)을 형성하는 구성을 실현하고 있다.Specifically, in this embodiment, the third layer (62 3) to the second partition, the common ground patterns between the formation position of the chip-mounting surface 63 and the respective terminal (66a~66d) by forming a conductor film therebetween ( A configuration for forming 72 is realized.

이 공통접지용 패턴(72)은 제14도에 나타낸 캐스트레이션(66d-1)과 접속되어 있으며, 따라서 공통접지용 패턴(72)은 캐스트페이션(66d-1)을 거쳐서 저면에 형성되어 있는 접지단자(66d)와 접속된 구성으로 되어 있다.The common grounding pattern 72 is connected to the casting 66d- 1 shown in FIG. 14, and therefore the common grounding pattern 72 is formed on the bottom surface through the cast facet 66d- 1 . The structure is connected to the ground terminal 66d.

분파기(71)를 상기 구성으로 함으로써 공통접지용 패턴(68)과 접지단자(66d) 사이를 접속하기 때문에 다층 세라믹 패키지(62)의 외측면에 형성되는 캐스트레이션(66d-1)을 짧게 할 수가 있다(제14도 참조). 이와 같이 캐스트레이션(66d-1)이 짧게 됨으로써 캐스트레이션(66d-1)의 인덕턴스성분을 저감할 수가 있다.By setting the splitter 71 in the above configuration, the common grounding pattern 68 and the ground terminal 66d are connected to each other so that the cast 66d- 1 formed on the outer surface of the multilayer ceramic package 62 can be shortened. (See Figure 14). Thus, by being cast illustration (66d -1) it is short it is possible to reduce the inductance component of the cast illustration (66d -1).

제15도는 본 실시예에 의한 분파기(71)의 감쇄특성(도면에서 ①로 나타낸다)을 종래의 분파기의 특성(도면에서 ②로 나타낸다)과 비교하면서 나타낸 도면이다. 제15도에 나타낸 바와 같이 본 실시예에 의한 분파기(71)의 감쇄특성은 특히 대역외에서의 감쇄특성이 우수하므로, 본 실시예에 의한 분파기(71)에서는 특히 대역외 감쇄특성의 개선을 도모할 수가 있다.FIG. 15 is a diagram showing the attenuation characteristics (denoted by? In the drawing) of the splitter 71 according to the present embodiment while comparing with the characteristics (denoted by? In the drawing) of the conventional splitter. As shown in FIG. 15, the attenuation characteristic of the splitter 71 according to the present embodiment is particularly excellent in the out-of-band attenuation characteristic, and therefore, the out-of-band attenuation characteristic is particularly improved in the splitter 71 according to the present embodiment. It can be planned.

다음에 제16도 및 제17도에 본 발명의 제6실시예를 나타낸다. 제16도는 제6실시예에 의한 분파기(81)의 단면도이며, 제17도는 분파기(81)의 사시도이다. 또한 제16도 및 제17도에서도 제9도∼제11도를 사용하여 설명한 제4실시예에 의한 분파기(61)와 동일 구성에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.Next, FIGS. 16 and 17 show a sixth embodiment of the present invention. 16 is a cross-sectional view of the splitter 81 according to the sixth embodiment, and FIG. 17 is a perspective view of the splitter 81. In addition, in FIG. 16 and FIG. 17, the same code | symbol is attached | subjected about the same structure as the splitter 61 which concerns on 4th Example demonstrated using FIGS. 9-11, and the description is abbreviate | omitted.

본 실시예에 의한 분파기(81)는 제4실시예에 의한 분파기(61)에서 필터 칩(33a, 33b)과 접속되는 안테나단자 패턴(82)을 다층 세라믹 패키지(62)의 내부에 형성한 것을 특징으로 하는 것이다.In the splitter 81 according to the present embodiment, an antenna terminal pattern 82 connected to the filter chips 33a and 33b is formed in the multilayer ceramic package 62 in the splitter 61 according to the fourth embodiment. It is characterized by one.

구체적으로는 본 실시예의 분파기(81)에서는 제2층(622)의 하면과 제3층(623)의 상면 사이에 안테나단자 패턴(82)을 형성함으로써, 안테나단자 패턴(82)을 다층 세라믹 패키지(62)의 내부에 형성한 구성으로 하고 있다. 이 안테나 단자 패턴(82)의 양단부는 제17도에 나타낸 바와 같이 다층 세라믹 패키지(62)의 측면에 형성된 한쌍의 캐스트레이션(66c-1)에 접속되어 있다.Specifically, the by forming the antenna terminal pattern 82, between the upper surface of the lower and the third layer (62 3) of the second layer (62 2) in the example a duplexer 81 of this embodiment, the antenna terminal patterns 82 The structure formed in the multilayer ceramic package 62 is taken. Both ends of the antenna terminal pattern 82 are connected to a pair of castings 66c- 1 formed on the side surface of the multilayer ceramic package 62 as shown in FIG.

분파기(81)를 상기 구성으로 함으로써 안테나단자 패턴(82)으로부터 외부로 신호가 누설하는 것을 경감할 수가 있다. 즉 제1도를 사용하여 설명한 제1실시예에 의한 분파기(31)와 같이 안테나단자 패턴으로서 가능하는 공통단자패턴(37c)을 다층 세라믹 패키지(32)의 상면에 노출하여 형성한 구성에서는 이 공통단자 패턴(37c)으로부터 신호가 누설할 가능성이 있다. 그러나 본 실시예와 같이 안테나단자 패턴(82)을 다층 세라믹 패키지(62)의 내부에 형성함으로써, 다층 세라믹 패키지(62)가 실드기능을 발휘하므로, 안테나단자 패턴(82)으로부터 외부로 신호가 누설하는 것을 경감할 수가 있는 것이다.By setting the splitter 81 in the above configuration, it is possible to reduce the leakage of signals from the antenna terminal pattern 82 to the outside. In other words, in the configuration in which the common terminal pattern 37c, which can be used as the antenna terminal pattern, is exposed on the upper surface of the multilayer ceramic package 32, as in the splitter 31 according to the first embodiment described with reference to FIG. There is a possibility that a signal leaks from the common terminal pattern 37c. However, by forming the antenna terminal pattern 82 inside the multilayer ceramic package 62 as in the present embodiment, the multilayer ceramic package 62 exhibits a shielding function, so that a signal leaks out from the antenna terminal pattern 82 to the outside. You can alleviate doing.

이상과 같이 청구항 1∼3의 발명에 의하면, 다층 패키지의 표면의 층에 마이크로 스트립 라인으로 형성한 위상 정합용 패턴을 동 부재를 포함한 층으로 형성한다. 이에 따라 저저항도체에 의한 위상정합회로용의 패턴의 형성이 가능해지며, 부유용량에 의한 반사계수의 열화가 개선되고, 필터특성의 솔실 열화를 억제, 저감할 수가 있다.As mentioned above, according to invention of Claims 1-3, the pattern for phase matching formed by the micro strip line in the layer of the surface of a multilayer package is formed by the layer containing the copper member. As a result, the pattern for the phase matching circuit can be formed by the low resistance conductor, the deterioration of the reflection coefficient due to the stray capacitance can be improved, and the deterioration of the solsil of the filter characteristic can be suppressed and reduced.

또 청구항 4의 발명에 의하면, 위상정합회로용의 패턴상에 접지층이 공극부를 개재시켜서 설치된다. 이에 따라 특성임피던스치등의 외부로부터의 영향이 저감되어 분파특성의 안정화를 도모할 수가 있다.According to the invention of claim 4, a ground layer is provided on the pattern for the phase matching circuit with a gap therebetween. As a result, the influence from the outside such as the characteristic impedance value is reduced, and stabilization of the branching characteristic can be achieved.

또 청구항 5 또는 6의 발명에 의하며, 적당히 선로 길이를 조정하기 위한 조정용 패턴이 소정수 형성된 위상정합회로용의 패턴을 공통단자에 접속하여 외부접속단자에 접속한다. 이에 따라 형성하는 외부접속단자의 방향성의 자유도가 커짐과 동시에, 선로 길이의 조정이 용이해져서 패키지의 공통화, 디바이스의 방향성 자유도의 향상을 도모할 수가 있다.Further, according to the invention of claim 5 or 6, a pattern for a phase matching circuit in which a predetermined number of adjustment patterns for adjusting the line length is formed is connected to a common terminal and connected to an external connection terminal. As a result, the degree of freedom of directionality of the external connection terminals to be formed is increased, and the length of the line can be easily adjusted, so that the package can be shared and the degree of freedom of direction of the device can be improved.

또 청구항 7의 발명에 의하면, 소정의 패턴등을 형성한 그린시트를 적층하여 소성한 후, 표면의 층에 위상정합회로용의 패턴을 형성한다. 이에 따라 그린시트 형성과 별도 공정에서 위상정합회로용의 패턴이 형성되어, 상기 그린시트의 소성온도에 관계없이 도체재료를 선택할 수가 있다.According to the seventh aspect of the present invention, after laminating and firing a green sheet having a predetermined pattern or the like, a pattern for a phase matching circuit is formed in the surface layer. As a result, a pattern for a phase matching circuit is formed in a separate process from forming the green sheet, so that the conductor material can be selected regardless of the firing temperature of the green sheet.

또 청구항 8∼10의 발명에 의하면, 청구항 1∼3의 발명의 작용과 마찬가지로, 부유용량에 의한 반사계수의 열화가 개선되고, 필터특성의 손실 열화를 억제, 저감할 수가 있으며, 또한 실장된 상태로 위상정합회로용의 패턴이 실장측의 기판과 대향하는 구성이 되기 때문에, 외부에 대한 방사를 억제할 수가 있다.According to the inventions of Claims 8 to 10, similar to the operation of the inventions of Claims 1 to 3, the deterioration of the reflection coefficient due to the stray capacitance can be improved, and the deterioration of the loss of filter characteristics can be suppressed and reduced, and the mounted state. Since the pattern for the phase matching circuit is opposed to the substrate on the mounting side, radiation to the outside can be suppressed.

또 청구항 11의 발명에 의하면, 공통접지용 패턴과 접합단자 사이에 패키지의 외면에 형성되는 배선(캐스트레이션)을 짧게 할 수가 있으며, 이에 따라 캐스트레이션에 기인하는 인덕턴스성분을 저감하는 것이 가능해져서, 대역외 감쇄특성의 개선을 도모할 수가 있다.According to the invention of claim 11, the wiring (casting) formed on the outer surface of the package between the common grounding pattern and the junction terminal can be shortened, thereby making it possible to reduce the inductance component due to the casting. The out of band attenuation characteristic can be improved.

또 청구항 12의 발명에 의하면 필터 칩과 접속되는 안테나단자 패턴을 다층 패키지의 내부에 형성함으로써, 안테나단자 패턴으로부터 외부로 신호가 누설하는 것을 경감할 수가 있다.According to the invention of claim 12, by forming the antenna terminal pattern connected to the filter chip inside the multilayer package, it is possible to reduce the leakage of signals from the antenna terminal pattern to the outside.

Claims (11)

① 알루미나 세라믹(analumina-ceramic)으로, 집적되어 형성된 다층 패키지(multi-layer package),① a multi-layer package formed by alumina ceramic (analumina-ceramic), ② 각각 상이한 대역 중심주파수를 갖으며, 상기 다층패키지의 내부면(an interior side) 상에 장착되는 소정수의 표면탄성파 대역통과필터 칩(surface-acoustic-wave band pass filter chips)과,A predetermined number of surface-acoustic-wave band pass filter chips each having a different band center frequency and mounted on an interior side of the multilayer package; ③ 상기 다층패키지 상에 장착되는 캡(a cap)과,A cap mounted on the multilayer package; ④ 상기 표면탄성파 대역통과필터 칩들을 연결하며, 상기 다층패키지의 외부 표면(an exterior surface layer)상에 형성되는 위상정합회로용 패턴(phase matching circuit patterns)을 포함하고, 상기 캡과 상기 다층패키지는 상기 표면탄성파 대역통과필터 칩을 밀봉하며, 상기 다층(multi-layer)은 적어도 칩을 장착하는 층과 칩을 수납(收納)하는 층으로 된 것을 특징으로 하는 분파기(a duplexer).(4) connecting the surface acoustic wave bandpass filter chips and including phase matching circuit patterns formed on an exterior surface layer of the multilayer package, wherein the cap and the multilayer package And the multi-layer comprises at least a layer on which the chip is mounted and a layer on which the chip is housed. 제1항에 있어서 상기 위상정합회로용 패턴은 마이크로 스트립 라인으로서 형성된 것을 특징으로 하는 분파기.The splitter according to claim 1, wherein the pattern for the phase matching circuit is formed as a micro strip line. 제1항 또는 제2항에 있어서, 상기 위상정합회로용 패턴은 동 부재를 포함한 층으로 형성된 것을 특징으로 하는 분파기.The splitter according to claim 1 or 2, wherein the pattern for the phase matching circuit is formed of a layer including the copper member. 제1항 또는 제2항에 있어서, 상기 위상정합회로용 패턴항에 공극부(53)를 개재시켜서 접지층이 형성된 것을 특징으로 하는 분파기.The splitter according to claim 1 or 2, wherein a ground layer is formed by interposing a void portion (53) in the pattern matching circuit term. 제1항 또는 제2항에 있어서, 상기 다층 패키지(32)의 최하층(324)에 외부저속을 위한 소정수의 외부접속단자(36a∼36c)가 형성되고, 상기 위상정합회로용 패턴(37a, 37b)의 각각이 공통단자(37c)에 접속되어, 상기 소정의 외부접속단자에 접속된 것을 특징으로 하는 분파기.A predetermined number of external connection terminals 36a to 36c for external low speed are formed in the lowermost layer 3 4 of the multi-layer package 32, and the pattern 37a for phase matching circuits is formed. And 37b) are connected to a common terminal (37c) and to the predetermined external connection terminal. 제1항 또는 제2항에 있어서, 상기 위상정합용의 패턴은 선로 길이의 조정을 위해 접속되는 조정용 패턴(41a, 41b)이 소정수 형성된 것을 특징으로 하는 분파기.The splitter according to claim 1 or 2, wherein the pattern for phase matching is provided with a predetermined number of adjustment patterns (41a, 41b) connected for adjustment of line length. ① 각각 상이한 대역 중심주파수를 갖는 소정수의 표면탄성파 대역통과필터 칩과,① a predetermined number of surface acoustic wave band pass filter chips each having a different band center frequency, ② 칩장착면 상에 장착된 상기 소정수의 필터칩을 갖는 다층패키지로서, 그 바닥면에 형성된 외부 회로와의 접속을 위한 단자(terminals)를 갖는 다층패키지와,A multilayer package having the predetermined number of filter chips mounted on a chip mounting surface, the multilayer package having terminals for connection with an external circuit formed at its bottom; ③ 상기 표면탄성파 대역통과필터 칩들을 연결하는 위상정합회로용 패턴을 포함하며,A pattern for a phase matching circuit connecting the surface acoustic wave band pass filter chips; 상기 위상정합회로용 패턴은 상기 다층캐피지의 외부면 상에 형성되고, 상기 다층패키지의 상기 외부면은 상기 칩장착면과 상기 단자 사이에 배치되며, 상기 다층(multi-layer)은 적어도 칩을 장착하는 층과 칩을 수납(收納)하는 층으로 된 것을 특징으로 하는 분파기.The pattern for the phase matching circuit is formed on an outer surface of the multilayer capacitor, and the outer surface of the multilayer package is disposed between the chip mounting surface and the terminal, and the multi-layer comprises at least a chip. A splitter comprising a mounting layer and a layer for storing chips. 제7항에 있어서, 상기 위상정합회로용 패턴은 마이크로 스트립 라인으로서 형성된 것을 특징으로 하는 분파기.8. The splitter according to claim 7, wherein the pattern for the phase matching circuit is formed as a micro strip line. 제7항 또는 제8항에 있어서, 상기 위상정합회로용 패터은 동 부재를 포함한 층으로 형성된 것을 특징으로 하는 분파기.The splitter according to claim 7 or 8, wherein the pattern for the phase matching circuit is formed of a layer including the copper member. 제7항 또는 제8항에 있어서, 상기 칩 탑재면(63)과 상기 접합단자(66a∼66d) 사이에 공통접지용 패턴(72)을 형성한 것을 특징으로 하는 분파기.The splitter according to claim 7 or 8, wherein a common grounding pattern (72) is formed between the chip mounting surface (63) and the junction terminals (66a to 66d). 제7항 또는 제8항에 있어서, 상기 필터 칩(33a, 33b)과 접속되는 안테나단자 패턴(82)을 상기 다층 패키지(62)의 내부에 형성한 것을 특징으로 하는 분파기.The splitter according to claim 7 or 8, wherein an antenna terminal pattern (82) connected to said filter chip (33a, 33b) is formed inside said multilayer package (62).
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