KR100271676B1 - Package and semiconductor device for semiconductor device and their manufacturing method - Google Patents

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아끼요시 나까무라
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모기 쥰이찌
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Abstract

본 발명은 BGA 타입의 반도체장치를 대신할 수 있는 제조가 용이한 반도체장치 형성용의 반도체장치용 패키지를 얻을 수 있는 것이다. 해결수단은 복수개의 리드(10)와 반도체칩 탑재용의 스테이지(20)를 소정간격씩 두고 나란히 배열한다. 리드(10) 하면의 소정부위에는 단자부(12)를 돌출 형성한다. 복수개의 리드(10) 상면 및 측면과 스테이지(20)의 측면에는 절연재(30)를 연속하여 층상으로 피착한다. 그리고, 절연재(30)를 거쳐서 복수개의 리드(10)와 스테이지(20)를 일련적으로 결합한다. 반도체칩의 전극을 전기적으로 접속하는 리드상면의 단자부(14)와 반도체칩을 본딩하는 스테이지의 상면(22)과 전자회로의 단자부에 전기적으로 접속하는 리드하면의 단자부(12)는 절연재(30) 사이로 노출시킨다.The present invention provides a semiconductor device package for forming a semiconductor device, which can be easily manufactured, which can replace a BGA type semiconductor device. The solution means arranges the plurality of leads 10 and the stages 20 for mounting the semiconductor chips side by side at predetermined intervals. The terminal portion 12 protrudes from a predetermined portion of the lower surface of the lid 10. The insulating material 30 is continuously deposited on the upper and side surfaces of the plurality of leads 10 and the side surfaces of the stage 20 in a layered manner. Then, the plurality of leads 10 and the stage 20 are serially coupled through the insulating material 30. The terminal portion 14 of the lead upper surface electrically connecting the electrodes of the semiconductor chip and the upper surface 22 of the stage bonding the semiconductor chip and the terminal portion 12 of the lower surface electrically connected to the terminal portion of the electronic circuit are the insulating material 30. Expose

Description

반도체장치용 패키지 및 반도체장치와 그들의 제조방법Package for semiconductor device and semiconductor device and manufacturing method thereof

본 발명은 반도체칩 실장용 반도체장치용 패키지와, 이 패키지를 사용하여 형성한 반도체칩이 내장된 반도체장치와, 이들 반도체장치용 패키지와 반도체장치를 형성하기 위한 반도체장치용 패키지의 제조방법과, 반도체장치의 제조방법에 관한 것이다.The present invention provides a package for a semiconductor device for mounting a semiconductor device, a semiconductor device incorporating a semiconductor chip formed by using the package, a method for manufacturing the package for a semiconductor device, and a package for a semiconductor device for forming the semiconductor device; A method for manufacturing a semiconductor device.

종래부터, 반도체칩이 내장된 BGA(Ball Grid Array) 타입의 반도체장치가 있다. 이 반도체장치는 그 하면에 전자회로접속용의 복수의 단자가 격자상으로 나란히 구비되어 있다. 단자에는, 거의 반구상을 이룬 땜납범프가 형성되어 있다.Background Art Conventionally, there is a BGA (Ball Grid Array) type semiconductor device in which semiconductor chips are incorporated. In this semiconductor device, a plurality of terminals for connecting an electronic circuit are provided side by side in a lattice form on the bottom thereof. In the terminal, a solder bump almost formed in a hemispherical shape is formed.

이 BGA 타입의 반도체장치에서는 그 하면의 단자를, 단자에 형성된 땜납범프를 사용하고, 반도체장치 실장용의 보드(이하, 보드라 함) 표면에 형성된 전자회로의 단자부에 납땜 접속할 수 있고, 그 반도체장치를 보드에 표면실장할 수 있다.In this BGA type semiconductor device, the terminal on the lower surface thereof can be soldered and connected to the terminal portion of the electronic circuit formed on the surface of the board (hereinafter referred to as a board) for mounting a semiconductor device using solder bumps formed on the terminal. The device can be surface mounted on a board.

그러나, 상기 BGA 타입의 반도체장치의 제조에 있어서는, 그 반도체칩 실장용의 기판에 스루홀을 뚫어 설치하고, 홀내주면에 무전해 도금법과 전기분해도금법을 사용하여, 도금층으로 된 도체층을 복수회 형성하고, 상기 도체층을 거쳐서 기판상면에 형성된 회로패턴을 절연기판 하면에 형성된 단자에 전기적으로 접속할 필요가 있어, 그 제조에 막대한 잔손질과 시간이 필요했다.However, in the production of the BGA type semiconductor device, a through hole is provided in the substrate for mounting the semiconductor chip, and the conductor layer made of the plating layer is formed a plurality of times using an electroless plating method and an electrolytic plating method on the inner circumferential surface of the hole. It was necessary to electrically connect the circuit pattern formed on the upper surface of the substrate via the conductor layer to the terminal formed on the lower surface of the insulating substrate, which required enormous residual care and time for its manufacture.

본 발명은 이러한 과제에 비추어 이루어진 것으로, BGA 타입의 반도체장치를 대신하는 제조가 용이한 반도체장치를 형성하기 위한 반도체장치용 패키지와, 이 패키지를 사용하여 형성된 제조가 용이한 반도체장치와, 이들 반도체장치용 패키지와 반도체장치를 형성하기 위한 반도체장치용 패키지의 제조방법과, 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and includes a package for a semiconductor device for forming a semiconductor device that can be easily manufactured in place of a BGA type semiconductor device, a semiconductor device that can be easily manufactured using the package, and these semiconductors. An object of the present invention is to provide a method for manufacturing a semiconductor device package for forming a device package and a semiconductor device, and a method for manufacturing a semiconductor device.

도1은 본 발명의 제1 반도체장치용 패키지의 단면도.1 is a cross-sectional view of a package for a first semiconductor device of the present invention.

도2는 본 발명의 제1 반도체장치용 패키지의 저면도.2 is a bottom view of a package for a first semiconductor device of the present invention.

도3은 본 발명의 제2 반도체장치용 패키지의 단면도.3 is a cross-sectional view of a package for a second semiconductor device of the present invention.

도4는 본 발명의 제3 반도체장치용 패키지의 단면도.4 is a cross-sectional view of a package for a third semiconductor device of the present invention.

도5는 본 발명의 제3 반도체장치용 패키지의 저면도.Fig. 5 is a bottom view of a package for a third semiconductor device of the present invention.

도6은 본 발명의 제4 반도체장치용 패키지의 단면도.6 is a cross-sectional view of a package for a fourth semiconductor device of the present invention.

도7은 본 발명의 제1 반도체장치의 단면도.7 is a sectional view of a first semiconductor device of the present invention.

도8은 본 발명의 제1 반도체장치의 단면도.8 is a cross-sectional view of a first semiconductor device of the present invention.

도9는 본 발명의 제2 반도체장치의 단면도.9 is a sectional view of a second semiconductor device of the present invention.

도10은 본 발명의 제2 반도체장치의 단면도.Fig. 10 is a sectional view of a second semiconductor device of the present invention.

도11은 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.11 is an explanatory diagram of a method for manufacturing a package for a first semiconductor device of the present invention.

도12는 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.12 is an explanatory view of a method of manufacturing a package for a first semiconductor device of the present invention.

도13은 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.13 is an explanatory diagram of a method for manufacturing a package for a first semiconductor device of the present invention.

도14는 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.14 is an explanatory diagram of a method for manufacturing a package for a first semiconductor device of the present invention.

도15는 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.15 is an explanatory view of a method of manufacturing a package for a first semiconductor device of the present invention.

도16은 본 발명의 제1 반도체장치용 패키지의 제조방법의 설명도.16 is an explanatory diagram of a method for manufacturing a package for a first semiconductor device of the present invention.

도17은 본 발명의 제2 반도체장치용 패키지의 제조방법의 설명도.17 is an explanatory diagram of a method for manufacturing a package for a second semiconductor device of the present invention.

도18은 본 발명의 제2 반도체장치용 패키지의 제조방법의 설명도.18 is an explanatory view of a method of manufacturing a package for a second semiconductor device of the present invention.

도19는 본 발명의 제2 반도체장치용 패키지의 제조방법의 설명도.19 is an explanatory view of a method of manufacturing a package for a second semiconductor device of the present invention.

도20은 본 발명의 제2 반도체장치용 패키지의 제조방법의 설명도.20 is an explanatory diagram of a method for manufacturing a package for a second semiconductor device of the present invention.

도21은 본 발명의 제3 반도체장치용 패키지의 제조방법의 설명도.21 is an explanatory diagram of a method for manufacturing a package for a third semiconductor device of the present invention.

도22는 본 발명의 제3 반도체장치용 패키지의 제조방법의 설명도.Fig. 22 is an explanatory diagram of a method of manufacturing a package for a third semiconductor device of the present invention.

도23은 본 발명의 제3 반도체장치용 패키지의 제조방법의 설명도.23 is an explanatory view of a method of manufacturing a package for a third semiconductor device of the present invention.

도24는 본 발명의 제3 반도체장치용 패키지의 제조방법의 설명도.24 is an explanatory diagram of a method for manufacturing a package for a third semiconductor device of the present invention.

도25는 본 발명의 제3 반도체장치용 패키지의 제조방법의 설명도.25 is an explanatory view of a method of manufacturing a package for a third semiconductor device of the present invention.

도26은 본 발명의 제4 반도체장치용 패키지의 제조방법의 설명도.Fig. 26 is an explanatory diagram of a method of manufacturing a package for a fourth semiconductor device of the present invention.

도27은 본 발명의 제4 반도체장치용 패키지의 제조방법의 설명도.27 is an explanatory diagram of a method for manufacturing a package for a fourth semiconductor device of the present invention.

도28은 본 발명의 제4 반도체장치용 패키지의 제조방법의 설명도.28 is an explanatory diagram of a method for manufacturing a package for a fourth semiconductor device of the present invention.

도29는 본 발명의 제4 반도체장치용 패키지의 제조방법의 설명도.29 is an explanatory diagram of a method for manufacturing a package for a fourth semiconductor device of the present invention.

도30은 본 발명의 제4 반도체장치용 패키지의 제조방법의 설명도.30 is an explanatory diagram of a method for manufacturing a package for a fourth semiconductor device of the present invention.

도31은 본 발명의 제1 반도체장치의 제조방법의 설명도.Figure 31 is an explanatory diagram of a method of manufacturing a first semiconductor device of the present invention.

도32는 본 발명의 제1 반도체장치의 제조방법의 설명도.32 is an explanatory diagram of a method of manufacturing a first semiconductor device of the present invention.

도33은 본 발명의 제2 반도체장치의 제조방법의 설명도.33 is an explanatory diagram of a method of manufacturing a second semiconductor device of the present invention.

도34는 본 발명의 제2 반도체장치의 제조방법의 설명도.34 is an explanatory diagram of a method of manufacturing a second semiconductor device of the present invention.

도35는 리드하면의 단자부의 확대단면도.Fig. 35 is an enlarged cross-sectional view of the terminal portion on the lower surface of the lid.

도36은 리드하면의 단자부의 확대단면도.Fig. 36 is an enlarged cross-sectional view of the terminal portion on the lower surface of the lid.

도37은 본 발명의 제3 반도체장치용 패키지의 단면도.Fig. 37 is a sectional view of a package for a third semiconductor device of the present invention.

도38은 본 발명의 제4 반도체장치용 패키지의 단면도.38 is a cross-sectional view of a package for a fourth semiconductor device of the present invention.

도39는 본 발명의 제3 반도체장치용 패키지의 단면도.39 is a cross-sectional view of a package for a third semiconductor device of the present invention.

도40은 본 발명의 제2 반도체장치의 단면도.40 is a cross sectional view of a second semiconductor device of the present invention;

도41은 본 발명의 제2 반도체장치의 단면도.Fig. 41 is a sectional view of a second semiconductor device of the present invention.

도42는 본 발명의 제1 반도체장치용 패키지를 마더보드에 사용한 경우의 설명도.Fig. 42 is an explanatory diagram when a package for a first semiconductor device of the present invention is used for a motherboard;

상기 목적을 달성하기 위해서, 본 발명의 제1 반도체장치용 패키지는, 복수개의 리드와 반도체칩탑재용의 스테이지가 소정간격씩 두고 나란히 배열되고, 상기 리드하면의 소정부위에 단자부가 돌출 형성되고, 상기 복수개의 리드의 상면 및 측면과 스테이지의 측면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 상기 복수개의 리드와 스테이지가 일련적으로 결합되며, 상기 리드상면의 단자부와 반도체칩을 본딩하는 스테이지 상면과 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 한다.In order to achieve the above object, in the first semiconductor device package of the present invention, a plurality of leads and a stage for mounting a semiconductor chip are arranged side by side at a predetermined interval, and a terminal portion protrudes from a predetermined portion of the lower surface of the lead. Insulation material is deposited on the upper surface and side surfaces of the plurality of leads and the side surface of the stage continuously, and the plurality of leads and the stage are coupled in series through an insulating material, and the upper surface of the stage bonding the terminal portion and the semiconductor chip of the upper lead surface; A terminal portion on the bottom surface of the lead is exposed between the insulating materials.

본 발명의 제2 반도체장치용 패키지는, 복수개의 리드가 소정간격씩 두고 나란히 배열되고, 상기 리드하면의 소정부위에 단자부가 돌출 형성되고, 상기 복수개의 리드의 상면 및 측면에 절연재가 연속하여 피착되며, 절연재를 거쳐서 상기 복수개의 리드가 일련적으로 결합되고, 상기 리드상면의 단자부와 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 한다.In the package for the second semiconductor device of the present invention, a plurality of leads are arranged side by side at a predetermined interval, a terminal portion is formed to protrude from a predetermined portion of the lower surface of the lead, and an insulating material is deposited on the upper and side surfaces of the plurality of leads continuously. The plurality of leads are serially coupled through an insulating material, and the terminal part on the upper surface of the lead and the terminal part on the lower surface of the lead are exposed between the insulating materials.

본 발명의 제3 반도체장치용 패키지는, 복수개의 리드와 반도체칩 탑재용 스테이지가 소정간격씩 두고 나란히 배열되고, 상기 복수개의 리드의 하면 및 측면과 스테이지의 측면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 상기 복수개의 리드와 스테이지가 일련적으로 결합되고, 상기 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 한다.In the third semiconductor device package of the present invention, a plurality of leads and a semiconductor chip mounting stage are arranged side by side at a predetermined interval, and an insulating material is continuously deposited on the lower surface and side surfaces of the plurality of leads and the side surfaces of the stage. The plurality of leads and the stages are coupled in series through a terminal, and the terminal portion of the lower surface of the lead is exposed between the insulating materials.

본 발명의 제4 반도체장치용 패키지는 복수개의 리드가 소정간격씩 두고 나란히 배열되고, 상기 복수개의 리드의 하면 및 측면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 상기 복수개의 리드가 일련적으로 결합되고, 상기 리드 하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 한다.In the package for the fourth semiconductor device of the present invention, a plurality of leads are arranged side by side with a predetermined interval, and an insulating material is deposited on the lower surface and side surfaces of the plurality of leads continuously, and the plurality of leads are sequentially connected through an insulating material. And the terminal portion of the lower surface of the lead is exposed between the insulating materials.

본 발명의 제1 반도체장치는 본 발명의 제1 또는 제3의 반도체장치용 패키지의 스테이지의 상면에, 반도체칩이 본딩되고, 칩 전극과 리드상면의 단자부가 전기적으로 접속되고, 상기 스테이지의 상면과 리드의 상면에 봉지용 절연재가 피착되고, 봉지용 절연재 내부에 반도체칩이 봉지된 것을 특징으로 한다.In the first semiconductor device of the present invention, a semiconductor chip is bonded to an upper surface of a stage of a package for a first or third semiconductor device of the present invention, and a terminal portion of the chip electrode and the lead upper surface is electrically connected to the upper surface of the stage. An insulating material for encapsulation is deposited on the upper surface of the lead and the lead, and a semiconductor chip is encapsulated in the insulating material for encapsulation.

본 발명의 제2 반도체장치는 본 발명의 제2 또는 제4 반도체장치용 패키지의 리드의 윗쪽에 반도체칩이 배치되고, 칩 전극이 상기 리드상면의 단자부에 전기적으로 접속되고, 상기 리드의 상면에 봉지용절연재가 피착되고, 봉지용 절연재 내부에 반도체칩이 봉지된 것을 특징으로 한다.In the second semiconductor device of the present invention, a semiconductor chip is disposed above the lead of the package for the second or fourth semiconductor device of the present invention, and the chip electrode is electrically connected to the terminal portion of the upper surface of the lead, An insulating material for encapsulation is deposited, and a semiconductor chip is encapsulated in the insulating material for encapsulation.

이들 제1, 제2, 제3 또는 제4의 반도체장치용 패키지, 제1 또는 제2 반도체장치에 있어서는, 리드상면의 단자부와 리드하면의 단자부가 리드를 거쳐서, 일련적으로 전기적으로 접속되어 있다.In these first, second, third or fourth semiconductor device packages, the first or second semiconductor device, the terminal portion on the lead top surface and the terminal portion on the lead bottom surface are electrically connected in series via a lead. .

이 때문에 기판에 해당하는 절연재에 스루홀을 뚫어 설치하고, 홀내주면에 무전해도금법과 전기분해도금법을 사용하여 도체층을 복수회 형성하고, 도체층을 거쳐서 리드상면의 단자부와 리드하면의 단자부를 전기적으로 접속할 필요가 없게 할 수 있다.For this reason, through-holes are formed in the insulating material corresponding to the substrate, and a plurality of conductor layers are formed on the inner circumferential surface of the hole using an electroless plating method and an electrolytic plating method, and the terminal portion of the upper surface of the lead and the terminal portion of the lower surface of the lead are passed through the conductive layer. It is possible to eliminate the need for an electrical connection.

또, 복수개의 리드 사이, 또는 이에 더하여, 리드와 스테이지와의 사이를, 이 사이에 개재하는 절연재에 의해 전기적으로 절연할 수 있다.Moreover, between a some lead or in addition, between a lead and a stage, can be electrically insulated by the insulating material interposed therebetween.

또, 제1, 제2, 제3 또는 제4 반도체장치용 패키지에서는 절연재 사이에 노출된 리드상면의 단자부, 또는 절연재로 덮여져 있지 않는 리드상면의 단자부에 반도체칩의 전극을 전기적으로 접속할 수 있다. 또는 이에 더하여, 절연재 사이로 노출된 스테이지의 상면, 또는 절연재로 덮여지지 않는 스테이지의 상면에 반도체칩을 본딩할 수 있다.In the first, second, third or fourth semiconductor device package, the electrode of the semiconductor chip can be electrically connected to the terminal portion of the lead upper surface exposed between the insulating materials or to the terminal portion of the lead upper surface not covered with the insulating material. . Alternatively, the semiconductor chip may be bonded to an upper surface of the stage exposed between the insulating materials or to an upper surface of the stage not covered with the insulating material.

또, 제1 또는 제2 반도체장치에서는 반도체칩을 봉지용 절연재내부에 봉지하여 반도체칩에 먼지나 습기가 부착하는 것을 방지할 수 있다.Further, in the first or second semiconductor device, the semiconductor chip can be enclosed inside the sealing insulating material to prevent dust or moisture from adhering to the semiconductor chip.

또, 리드하면의 단자부를 보드표면에 형성된 전자회로의 단자부에 납땜 접속하여, 제1 또는 제2 반도체장치를 보드에 표면실장할 수 있다.In addition, the terminal portion on the lower surface of the lead can be soldered to the terminal portion of the electronic circuit formed on the board surface, and the first or second semiconductor device can be surface mounted on the board.

이 때에는, 리드하면에 단자부가 돌출 형성된 제1 또는 제2 반도체장치에 서는 그 리드하면으로 돌출 형성된 단자부를 스탠드오프(stand off)로 사용하고, 반도체장치 하면을 보드표면의 윗쪽으로 리드하면의 단자부의 길이 만큼, 상승시킬 수 있다. 그리고, 리드하면의 단자부 이외의 리드하면 부분이 보드표면에 형성된 전자회로에 전기적으로 단락되는 것을 방지할 수 있다.In this case, in the first or second semiconductor device in which the terminal portion protrudes from the lower surface of the lead, the terminal portion protruding from the lower surface of the lead is used as a standoff, and the terminal portion of the lower surface of the semiconductor device is led upward on the surface of the board. As long as can be raised. Further, it is possible to prevent the short circuit portion other than the terminal portion of the lead surface from being electrically shorted to the electronic circuit formed on the board surface.

또, 복수개의 리드하면 및 측면에 절연재가 연속하여 피착되고, 리드의 단자부가 절연재 사이로 노출된 제1 또는 제2 반도체장치에서는 리드하면의 단자부이외의 리드하면 부분이 절연재로 덮여져 있기 때문에, 절연재에 의해, 리드하면의 단자부 이외의 리드 하면 부분이 보드표면에 형성된 전자회로에 전기적으로 단락하는 것을 막을 수 있다.In addition, in the first or second semiconductor device in which the insulating material is deposited on the lower surface and the side surfaces of the plurality of leads continuously, and the terminal portion of the lead is exposed between the insulating materials, the portion of the lower surface of the lead other than the terminal portion of the lead surface is covered with an insulating material. As a result, it is possible to prevent the portions of the lower surface of the lead other than the terminal portion of the lower surface from electrically shorting to the electronic circuit formed on the board surface.

본 발명의 제1, 제2, 제3 또는 제4 반도체장치용 패키지에 있어서는 리드상면의 단자부, 또는 이에 더하여, 스테이지의 상면에 본딩용의 도금이 행해진 구조로 하는 것이 바람직하다.In the package for the first, second, third or fourth semiconductor device of the present invention, it is preferable to have a structure in which plating for bonding is performed on the terminal portion of the lead upper surface, or in addition to the upper surface of the stage.

이 반도체장치용 패키지에서는 본딩용의 도금이 행해진 리드상면의 단자부에 반도체칩의 전극을 리드에 전기적으로 접속하기 위한 와이어등을 용이하고 또한 확실히 본딩하거나, 반도체칩의 전극을 용이하고 또한 확실히 플립칩 본딩할 수 있다. 또 이에 더하여, 본딩용의 도금이 행해진 스테이지의 상면에, 반도체칩을 용이하고 또한 확실히 본딩할 수 있다.In the package for a semiconductor device, a wire or the like for easily connecting the electrode of the semiconductor chip to the lead is easily and surely bonded to the terminal portion of the lead upper surface on which the plating for bonding is performed, or the electrode of the semiconductor chip can be easily and surely flipped. Bonding is possible. In addition, the semiconductor chip can be easily and reliably bonded to the upper surface of the stage where the plating for bonding is performed.

본 발명의 제3 또는 제4 반도체장치용 패키지에 있어서는, 리드상면의 단자부를 제외한 복수개의 리드의 상면 및 측면, 또는 이에 더하여 스테이지의 측면에 보강용 절연재가 연속하여 피착되고, 보강용절연재를 거쳐서 복수개의 리드, 또는 이에 더하여 리드와 스테이지가 일련적으로 결합된 구조로 하는 것이 바람직하다.In the package for the third or fourth semiconductor device of the present invention, a reinforcing insulating material is continuously deposited on the upper and side surfaces of the plurality of leads except for the terminal portion of the upper surface of the lead, or in addition to the side of the stage. It is desirable to have a structure in which a plurality of leads, or in addition, leads and stages are coupled in series.

이 반도체장치용 패키지에서는 절연재에 더하여, 보강용절연재를 거쳐서 복수개의 리드, 또는 이에 더하여 리드와 스테이지를 강고하게 일련적으로 결합시킬 수 있다.In this semiconductor device package, in addition to the insulating material, a plurality of leads, or in addition, the leads and the stage can be firmly coupled in series via the reinforcing insulating material.

또, 본 발명의 제3 반도체장치용 패키지에 있어서는, 스테이지의 측면에 더하여 스테이지 하면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 리드와 상기 스테이지가 일련적으로 결합된 구조로 하는 것이 바람직하다.In addition, in the package for the third semiconductor device of the present invention, in addition to the side surface of the stage, it is preferable to have a structure in which an insulating material is continuously deposited on the lower surface of the stage, and a lead and the stage are coupled in series through the insulating material.

이 반도체장치용 패키지에서는 스테이지의 측면에 더하여 스테이지의 하면에 연속하여 피착된 절연재를 거쳐서, 스테이지를 리드에 강고하게 일련적으로 결합시킬 수 있다.In this package for semiconductor devices, the stage can be rigidly coupled to the lead through an insulating material deposited on the lower surface of the stage in addition to the side of the stage.

본 발명의 제1 또는 제2 반도체장치에 있어서는 리드하면의 단자부, 또는 이에 더하여 스테이지의 하면에 땜납범프가 형성된 구조로 하는 것이 바람직하다.In the first or second semiconductor device of the present invention, it is preferable to have a structure in which solder bumps are formed on the terminal portion of the lower surface of the lead or in addition to the lower surface of the stage.

이 반도체장치에서는 리드하면의 단자부에 형성된 땜납범프를 사용하여, 리드하면의 단자부를 보드표면에 형성된 전자회로의 단자부에 용이하고 또한 확실히 납땜 접속할 수 있다. 또 이에 더하여, 스테이지 하면에 형성된 땜납범프를 사용하여, 스테이지를 보드표면에 형성된 금속제의 스테이지접합부에 용이하고 또한 확실히 납땜 접속할 수 있다.In this semiconductor device, the solder bumps formed on the terminal portion of the lower surface of the lead can be easily and reliably soldered to the terminal portion of the electronic circuit formed on the board surface. In addition, the solder bumps formed on the bottom surface of the stage can be used to easily and reliably solder the stage to the metal stage joint portion formed on the board surface.

본 발명의 제2 반도체장치에 있어서는, 봉지용절연재 사이에 반도체칩의 배면이 노출되고, 칩의 배면에 히트스프레더가 피착된 구조로 하는 것이 바람직하다.In the second semiconductor device of the present invention, it is preferable to have a structure in which the back surface of the semiconductor chip is exposed between the sealing insulators and a heat spreader is deposited on the back surface of the chip.

이 반도체장치에서는 반도체칩이 발산하는 열을 히트스프레더를 통해서, 반도체장치 외부로 효율 좋게 방산할 수 있다.In this semiconductor device, heat emitted by the semiconductor chip can be efficiently dissipated to the outside of the semiconductor device through the heat spreader.

본 발명의 제1 반도체장치용 패키지의 제조방법은 다음 공정을 포함하는 것을 특징으로 한다.A method for manufacturing a package for a first semiconductor device of the present invention is characterized by including the following steps.

a. 금속판상면의 소정부위를 에칭처리하여, 금속판상면에 윤곽의 블라인드 홈을 소정 패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부와 스테이지 형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the upper surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the upper surface of the metal plate, and forming a plurality of lead forming portions and a stage forming portion side by side separated by the blind groove of the contour on the metal plate.

b. 상기 리드형성부상면의 단자부와 반도체칩을 본딩하는 스테이지형성부의 상면을 제외한 상기 복수개의 리드형성부의 상면 및 측면과 스테이지형성부의 측면과 이 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. The insulating material is continuously formed on the upper and side surfaces of the plurality of lead forming portions and the side of the stage forming portion and the inner surface of the blind groove of the contour therebetween except for the terminal portion of the upper surface of the lead forming portion and the upper surface of the stage forming portion for bonding the semiconductor chip. Process to deposit.

c. 상기 금속판 하면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 아래의 금속판 하면 부분에 윤곽홈을 형성하고, 윤곽홈에 의해 상기 복수개의 리드형성부 사이 및 리드형성부와 스테이지형성부 사이를 분리하고, 복수개의 리드와 스테이지를 소정간격씩 두고 나란히 형성하는 동시에, 상기 윤곽홈 사이에 상기 절연재를 노출시켜, 상기 리드하면의 소정부위에 단자부를 돌출 형성하는 공정.c. A predetermined portion of the lower surface of the metal plate is etched to form a contour groove on the lower surface of the metal plate immediately below the blind groove of the contour, and between the plurality of lead forming portions and between the lead forming portion and the stage forming portion by the contour groove. Separating and forming a plurality of leads and stages side by side at a predetermined interval, exposing the insulating material between the contour grooves, and protruding the terminal portions at predetermined portions of the lower surface of the leads.

본 발명의 제2 반도체장치용 패키지의 제조방법은 다음 공정을 포함하는 것을 특징으로 한다.A method of manufacturing a package for a second semiconductor device of the present invention includes the following steps.

a. 금속판상면의 소정부위를 에칭처리하여, 금속판상면에 윤곽의 블라인드 홈을 소정 패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the upper surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the upper surface of the metal plate, and forming a plurality of lead forming portions side by side separated by the blind groove of the contour on the metal plate.

b. 상기 리드형성부상면의 단자부를 제외한 상기 복수개의 리드형성부의 상면 및 측면과 이 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. And continuously depositing an insulating material on the upper and side surfaces of the plurality of lead forming portions except the terminal portions of the upper surface of the lead forming portion and the inner surface of the blind groove of the contour therebetween.

c. 상기 금속판 하면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 아래의 금속판 하면부분에 윤곽홈을 형성하고, 상기 윤곽홈에 의해 상기 복수개의 리드형성부 사이를 분리하고, 복수개의 리드를 소정간격씩 두고 나란히 형성하는 동시에, 상기 윤곽홈 사이로 상기 절연재를 노출시켜, 상기 리드하면의 소정부위에 단자부를 돌출 형성하는 공정.c. A predetermined portion of the lower surface of the metal plate is etched to form a contour groove in the lower surface portion of the metal plate immediately below the blind groove of the contour, and the plurality of leads are separated between the plurality of lead forming portions by the contour groove. Forming side by side at intervals and exposing the insulating material between the contour grooves to protrude a terminal portion at a predetermined portion of the lower surface of the lead.

본 발명의 제3 반도체장치용 패키지의 제조방법은 다음 공정을 포함하는 것을 특징으로 한다.The manufacturing method of the 3rd semiconductor device package of this invention is characterized by including the following processes.

a. 금속판 하면의 소정부위를 에칭처리하여, 상기 금속판 하면에 윤곽의 블라인드 홈을 소정 패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부와 스테이지 형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the lower surface of the metal plate to form a blind groove of a contour in a predetermined pattern on the lower surface of the metal plate, and forming a plurality of lead forming portions and a stage forming portion arranged side by side in the metal plate by blind grooves of the contour.

b. 상기 복수개의 리드형성부의 하면 및 측면과 스테이지형성부의 측면과 이 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. And depositing an insulating material on the lower surface and side surfaces of the plurality of lead forming portions and the side surface of the stage forming portion and the inner surface of the blind groove of the contour therebetween.

c. 상기 리드형성부하면의 단자부 바로 아래의 상기 절연재부분을 제거하고, 상기 절연재사이에 상기 단자부를 노출시키는 공정.c. Removing the portion of the insulating material immediately below the terminal portion under the lead forming portion, and exposing the terminal portion between the insulating materials.

d. 상기 금속판상면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 위의 금속판상면부분에 윤곽홈을 형성하고, 윤곽홈에 의해 상기 복수개의 리드형성부 사이 및 리드형성부와 스테이지형성부의 사이를 분리하여, 복수개의 리드와 스테이지를 소정간격씩 두고 나란히 형성하고, 상기 윤곽홈 사이로 상기 절연재를 노출시키는 공정.d. A predetermined portion of the upper surface of the metal plate is etched to form a contour groove in the upper surface of the metal plate immediately above the blind groove of the contour, and between the plurality of lead forming portions and between the lead forming portion and the stage forming portion by the contour groove. Separating and forming a plurality of leads and stages side by side at predetermined intervals, and exposing the insulating material between the contour grooves.

본 발명의 제4 반도체장치용 패키지의 제조방법은, 다음 공정을 포함하는 것을 특징으로 한다.The manufacturing method of the 4th semiconductor device package of this invention is characterized by including the following processes.

a. 금속판 하면의 소정부위를 에칭처리하여, 상기 금속판 하면에 윤곽의 블라인드 홈을 소정 패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the lower surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the lower surface of the metal plate, and forming a plurality of lead forming portions arranged side by side in the metal plate by the blind groove of the contour.

b. 상기 복수개의 리드형성부의 하면 및 측면과 이들 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. And depositing an insulating material on the lower and side surfaces of the plurality of lead forming portions and the inner surface of the blind groove of the contour therebetween.

c. 상기 리드형성부하면의 단자부바로 아래의 상기 절연재부분을 제거하고, 상기 절연재 사이로 상기 단자부를 노출시키는 공정.c. Removing the portion of the insulating material immediately below the terminal portion of the lower surface of the lead forming portion, and exposing the terminal portion between the insulating materials.

d. 상기 금속판상면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 위의 금속판 상면 부분에 윤곽홈을 형성하고, 윤곽홈에 의해 상기 복수개의 리드형성부의 사이를 분리하고, 복수개의 리드를 소정간격씩 두고 나란히 형성하고, 상기 윤곽홈 사이로 상기 절연재를 노출시키는 공정.d. A predetermined portion of the upper surface of the metal plate is etched to form a contour groove in the upper surface portion of the metal plate immediately above the blind groove of the contour, separated between the plurality of lead forming portions by the contour groove, and the plurality of leads are separated by a predetermined interval. Forming side by side and exposing the insulating material between the contour grooves.

본 발명의 제1 반도체장치의 제조방법은 다음 공정을 포함하는 것을 특징으로 한다.The manufacturing method of the first semiconductor device of the present invention is characterized by including the following steps.

a. 본 발명의 제1또는 제3 반도체장치용 패키지의 제조방법으로 형성한 반도체장치용 패키지의 스테이지의 상면에 반도체칩을 본딩하여, 칩의 전극과 리드상면의 단자부를 전기적으로 접속하는 공정.a. Bonding a semiconductor chip to an upper surface of a stage of a package for a semiconductor device formed by the method for manufacturing a package for a first or third semiconductor device of the present invention, and electrically connecting the electrode of the chip and the terminal portion of the lead upper surface.

b. 상기 스테이지의 상면과 리드의 상면에 봉지용 절연재를 피착하여, 봉지용절연재내부에 반도체칩을 봉지하는 공정.b. Encapsulating a semiconductor chip in an encapsulant insulating material by depositing an encapsulant insulating material on an upper surface of the stage and an upper surface of a lead.

본 발명의 제2 반도체장치의 제조방법은 다음 공정을 포함하는 것을 특징으로 한다.The manufacturing method of the second semiconductor device of the present invention is characterized by including the following steps.

a. 본 발명의 제2 또는 제4 반도체장치용 패키지의 제조방법에 의해 형성한 반도체장치용 패키지의 리드의 윗쪽에 반도체칩을 배치하고, 칩의 전극을 리드상면의 단자부에 전기적으로 접속하는 공정.a. A step of arranging a semiconductor chip on an upper side of a lead of a package for a semiconductor device formed by the method for manufacturing a package for a second or fourth semiconductor device of the present invention, and electrically connecting the electrode of the chip to a terminal portion of the upper surface of the lead.

b. 상기 리드의 상면에 봉지용 절연재를 피착하고, 봉지용 절연재내부에 반도체칩을 봉지하는 공정.b. A step of depositing a sealing insulating material on the upper surface of the lead, and sealing the semiconductor chip inside the sealing insulating material.

이들 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법, 제1 또는 제2 반도체장치의 제조방법에 있어서는, 금속판의 상하면의 소정부위를 에칭처리함으로서, 복수개의 리드, 또는 이에 더하여, 스테이지를 소정간격씩 두고 나란히 형성할 수 있다. 이와 동시에, 제1 또는 제2 반도체장치용 패키지의 제조방법에서는, 리드하면의 소정부위에 단자부를 돌출 형성할 수 있다.In these manufacturing methods for the first, second, third or fourth semiconductor device package, and the manufacturing method for the first or second semiconductor device, a plurality of leads or the like are formed by etching a predetermined portion of the upper and lower surfaces of the metal plate. In addition, the stages may be formed side by side at predetermined intervals. At the same time, in the method for manufacturing the package for the first or second semiconductor device, the terminal portion can be formed to protrude on a predetermined portion of the lower surface of the lead.

또, 복수개의 리드 또는 이에 더하여 리드와 스테이지를 절연재를 거쳐서, 일련적으로 결합하거나, 복수개의 리드 사이 또는 이에 더하여 리드와 스테이지 사이를 이 사이에 개재하는 절연재에 의해 전기적으로 절연할 수 있다.In addition, a plurality of leads or in addition, the leads and the stage may be coupled in series through an insulating material, or may be electrically insulated between the plurality of leads or in addition to the leads and the stage by an insulating material interposed therebetween.

또, 리드상면의 단자부를 리드하면의 단자부에 리드를 거쳐서 일련적으로 전기적으로 접속할 수 있다. 그리고 기판에 해당하는 절연재에 스루홀을 뚫어설치하고, 홀내주면에 무전해도금법과 전기분해도금법을 사용하여 도체층을 복수회 형성하고, 도체층을 거쳐서, 리드상면의 단자부를 리드하면의 단자부에 전기적으로 접속할 필요가 없게 할 수 있다.Moreover, it can electrically connect serially through the lead to the terminal part of the lower surface of the terminal part of a lead upper surface. Through-holes are formed in the insulating material corresponding to the substrate, and a plurality of conductor layers are formed on the inner circumferential surface of the hole by using an electroless plating method and an electrolytic plating method. It is possible to eliminate the need for an electrical connection.

또, 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법에서는, 반도체칩의 전극을 전기적으로 접속하는 리드상면의 단자부를 절연재 사이로 노출시키기거나, 절연재로 덮을 수 있다. 또 이에 더하여, 반도체칩을 본딩하는 스테이지의 상면을 절연재 사이에 노출시키거나, 절연재로 덮을 수 있다.Moreover, in the manufacturing method of the package for a 1st, 2nd, 3rd or 4th semiconductor device, the terminal part of the lead upper surface which electrically connects the electrode of a semiconductor chip can be exposed between insulating materials, or can be covered with an insulating material. In addition, the top surface of the stage for bonding the semiconductor chip may be exposed between the insulating materials or covered with the insulating material.

또, 제1 또는 제2 반도체장치의 제조방법에서는 반도체칩을 봉지용 절연재내부에 봉지하여, 반도체칩에 먼지나 습기가 부착하는것을 막을수있다.In the manufacturing method of the first or second semiconductor device, the semiconductor chip can be enclosed in an insulating material for sealing to prevent dust and moisture from adhering to the semiconductor chip.

본 발명의 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법에 있어서는, 리드형성부상면의 단자부, 또는 이에 더하여 스테이지형성부의 상면에 본딩용의 도금을 행하는 공정을 포함하는 것이 바람직하다.In the manufacturing method of the package for a 1st, 2nd, 3rd or 4th semiconductor device of this invention, it includes including the process of performing plating for bonding to the terminal part of an upper surface of a lead forming part, or to the upper surface of a stage forming part. desirable.

이 반도체장치용 패키지의 제조방법에서는, 리드형성부상면의 단자부에 반도체칩의 전극을 와이어등을 거쳐서 또는 거치지 않고 용이하게 또한 확실히 본딩할 수 있는 본딩용의 도금을 리드형성부 상면의 단자부에 행할 수 있다. 또 이에 더하여, 스테이지형성부의 상면에 반도체칩을 용이하고 또 확실히 본딩할 수 있는 본딩용의 도금을 스테이지형성부의 상면에 실시할 수 있다.In this method of manufacturing a package for a semiconductor device, the plating for bonding, which can easily and reliably bond the electrode of the semiconductor chip to the terminal portion of the upper surface of the lead forming portion, with or without wire or the like, is performed on the terminal portion of the upper surface of the lead forming portion. Can be. In addition, the plating for bonding, which can easily and reliably bond the semiconductor chip to the upper surface of the stage forming portion, can be applied to the upper surface of the stage forming portion.

본 발명의 제3 또는 제4 반도체장치용 패키지의 제조방법에 있어서는, 리드상면의 단자부를 제외한 복수개의 리드의 상면 및 측면, 또는 이에 더하여 스테이지의 측면에 보강용 절연재를 연속하여 피착하고, 상기 보강용절연재를 거쳐서 복수개의 리드, 또는 이에 더하여 리드와 스테이지를 일련적으로 결합하는 공정을 포함하는 것이 바람직하다.In the method for manufacturing a package for a third or fourth semiconductor device of the present invention, a reinforcing insulating material is continuously deposited on the upper and side surfaces of the plurality of leads except for the terminal portion of the upper lead surface, or in addition to the side surfaces of the stage. It is preferable to include a process of coupling a plurality of leads, or in addition, a lead and a stage in series via a molten insulating material.

이 반도체장치용 패키지의 제조방법에서는 절연재에 더하여 보강용 절연재를 거쳐서 복수개의 리드, 또는 이에 더하여 리드와 스테이지를 강고하게 일련적으로 결합할 수 있다.In this method of manufacturing a package for a semiconductor device, a plurality of leads, or in addition, leads and stages can be firmly coupled in series through an insulating material for reinforcement in addition to an insulating material.

또, 본 발명의 제3 반도체장치용 패키지의 제조방법에 있어서는, 스테이지의 측면에 더하여 스테이지의 하면으로 절연재를 연속하여 피착하는 공정을 포함하는 것이 바람직하다.Moreover, in the manufacturing method of the 3rd semiconductor device package of this invention, it is preferable to include the process of continuously depositing an insulating material to the lower surface of a stage in addition to the side surface of a stage.

이 반도체장치용 패키지의 제조방법에서는 스테이지의 측면에 더하여 스테이지의 하면에 연속하여 피착한 절연재를 사용하여 스테이지를 리드에 강고하게 일련적으로 결합할 수 있다.In this method of manufacturing a package for a semiconductor device, in addition to the side surface of the stage, the stage can be firmly coupled to the lead using an insulating material deposited on the lower surface of the stage.

본 발명의 제1 또는 제2 반도체장치의 제조방법에 있어서는 리드하면의 단자부 또는 이에 더하여 스테이지의 하면에, 땜납범프를 형성하는 공정을 포함하는 것이 바람직하다.In the manufacturing method of the 1st or 2nd semiconductor device of this invention, it is preferable to include the process of forming a solder bump in the terminal part of a lower surface of a lead, or in addition to the lower surface of a stage.

이 반도체장치의 제조방법에서는 리드하면의 단자부를 보드표면에 형성된 전자회로의 단자부에 용이하고 또한 확실히 납땜 접속할 수 있도록 하기 위한 땜납범프를 리드하면의 단자부에 형성할 수 있다. 또 이에 더하여 스테이지를 보드표면에 형성된 금속제의 스테이지접합부에 용이하고 또한 확실히 납땜 접속할 수 있게 하기 위한 땜납범프를 스테이지의 하면에 형성할 수 있다.In this method of manufacturing a semiconductor device, the terminal portion of the lower surface of the lead can be formed on the terminal portion of the lower surface of the solder bump for easy and reliable solder connection to the terminal portion of the electronic circuit formed on the board surface. In addition, a solder bump can be formed on the lower surface of the stage so that the stage can be easily and reliably soldered to the metal stage joint portion formed on the board surface.

본 발명의 제2 반도체장치의 제조방법에 있어서는 봉지용절연재 사이에 반도체칩의 배면을 노출시켜, 칩의 배면에 히트스프레더를 피착하는 공정을 포함하는 것이 바람직하다.In the manufacturing method of the second semiconductor device of the present invention, it is preferable to include a step of exposing the back surface of the semiconductor chip between the sealing insulating materials and depositing a heat spreader on the back surface of the chip.

이 반도체장치의 제조방법에서는 반도체칩이 발산하는 열을 반도체장치 외부에 효율 좋게 방산시키기 위한 히트스프레더를 반도체장치에 구비할 수 있다.In this method of manufacturing a semiconductor device, the semiconductor device can be provided with a heat spreader for efficiently dissipating heat emitted by the semiconductor chip to the outside of the semiconductor device.

발명 실시의 형태Embodiment of invention

다음에 본 발명의 실시의 형태를 도면에 따라서 설명한다.Next, an embodiment of the present invention will be described with reference to the drawings.

도1과 도2는 본 발명의 제1 반도체장치용 패키지의 바람직한 실시 형태를 나타내고, 도1은 그 단면도, 도2는 그 저면도이다. 이하에, 이 제1 반도체장치용 패키지를 설명한다.1 and 2 show a preferred embodiment of a package for a first semiconductor device of the present invention, FIG. 1 is a sectional view thereof, and FIG. 2 is a bottom view thereof. Below, this 1st semiconductor device package is demonstrated.

도면에 있어서, 10은 가는 띠상을 한 리드로서, 복수개 나란히 배열되어 있다.In the figure, 10 is a thin strip-like lead, and a plurality of leads are arranged side by side.

20은 사각형판상을 한 스테이지로서 복수개 나란히 배열된 리드(10)의 거의 중앙에 배열되어 있다.20 is a rectangular plate-shaped stage, which is arranged almost in the center of a plurality of leads 10 arranged side by side.

리드(10) 하면의 소정부위에는 보드표면에 형성된 전자회로의 단자부에 납땜 접속하기위한 단자부(12)가 凸상으로 돌출 형성되어 있다.On the predetermined portion of the lower surface of the lead 10, a terminal portion 12 for soldering connection to the terminal portion of the electronic circuit formed on the board surface is formed to protrude in a concave shape.

복수개의 리드(10)와 스테이지(20)는 소정간격씩 두고, 평면상으로 나란히 배열되어 있다. 복수개의 리드(10)와 스테이지(20)는 동, 동합금, 철－니켈합금, 철－니켈－코발트합금등으로 된 금속판을 사용하여 형성되어 있다.The plurality of leads 10 and the stages 20 are arranged side by side in a plane at predetermined intervals. The plurality of leads 10 and the stage 20 are formed using a metal plate made of copper, copper alloy, iron-nickel alloy, iron-nickel-cobalt alloy, or the like.

복수개의 리드(10)의 상면 및 측면과 스테이지(20)의 측면에는 에폭시수지, 폴리이미드수지 등의 절연재(30)가 연속하여 층상으로 피착되어 있다. 그리고, 절연재(30)를 거쳐서, 복수개의 리드(10)와 스테이지(20)가 일련적으로 결합되어 있다. 이와 동시에, 복수개의 리드(10) 사이 및 리드(10)와 스테이지(20) 사이가, 이들 사이에 개재하는 절연재(30)에 의해 전기적으로 절연되어 있다.Insulating materials 30 such as epoxy resin, polyimide resin and the like are continuously deposited on the top and side surfaces of the plurality of leads 10 and the stage 20 in a layered manner. Then, the plurality of leads 10 and the stage 20 are coupled in series via the insulating material 30. At the same time, between the plurality of leads 10 and between the leads 10 and the stage 20 are electrically insulated by the insulating material 30 interposed therebetween.

반도체칩을 본딩하는 스테이지의 상면(22)과 리드상면의 단자부(14)와 리드하면의 단자부(12)는 절연재(30) 사이로 노출되어 있다.The upper surface 22 of the stage for bonding the semiconductor chip, the terminal portion 14 on the lead upper surface, and the terminal portion 12 on the lower surface of the stage are exposed between the insulating materials 30.

리드상면의 단자부(14)에는 본딩용 은도금등의 도금(50)이 행해져 있다.Plating 50 such as silver plating for bonding is performed on the terminal portion 14 on the lead top surface.

동일하게, 반도체칩을 본딩하는 스테이지 상면(22)에도 본딩용의 은도금 등의 도금(40)이 행해져 있다.Similarly, plating 40 such as silver plating for bonding is also performed on the upper surface 22 of bonding the semiconductor chip.

스테이지(20)는 리드(10) 하면으로 돌출 형성된 단자부(12)와 같은 길이 만큼, 두껍게 형성되어 있다. 그리고, 스테이지(20)가 그 하면을 보드표면에 형성된 금속제의 스테이지 접합부에 납땜 접속할 수 있도록 구성되어 있다.The stage 20 is formed thicker by the same length as the terminal portion 12 protruding from the lower surface of the lead 10. And the stage 20 is comprised so that a solder | pewter connection of the lower surface may be carried out to the stage joining part made from metal formed in the board surface.

도1 또는 도2에 나타낸 제1 반도체장치용 패키지는 이상과 같이 구성되어 있다.The package for the first semiconductor device shown in FIG. 1 or FIG. 2 is configured as described above.

도3은 본 발명의 제2 반도체장치용 패키지의 바람직한 실시 형태를 나타내고, 구체적으로는 그 단면도이다. 이하에, 제2 반도체장치용 패키지를 설명한다.3 shows a preferred embodiment of a package for a second semiconductor device of the present invention, specifically, its cross-sectional view. The package for the second semiconductor device will be described below.

이 제2 반도체장치용 패키지에서는 스테이지(20)가 리드(10)와 나란히 배열되지 않고, 복수개의 리드(10)만이, 소정간격씩 두고 평면상으로 나란히 배열되어 있다.In the package for the second semiconductor device, the stages 20 are not arranged in parallel with the leads 10, and only the plurality of leads 10 are arranged in parallel with each other at predetermined intervals.

복수개의 리드(10)의 상면 및 측면에는 절연재(30)가 연속하여 층상으로 피착되어 있다. 그리고, 절연재(30)를 거쳐서, 복수개의 리드(10)가 일련적으로 결합되어 있다. 이와 동시에, 복수개의 리드(10)사이가 이들 사이에 개재하는 절연재(30)에 의해, 전기적으로 절연되어 있다.The insulating material 30 is continuously deposited in the layer form on the upper surface and the side surface of several lead 10. The plurality of leads 10 are coupled in series via the insulating material 30. At the same time, the plurality of leads 10 are electrically insulated by the insulating material 30 interposed therebetween.

리드상면의 단자부(14)와 리드하면의 단자부(12)는 절연재(30) 사이로 노출되어 있다.The terminal portion 14 on the lead upper surface and the terminal portion 12 on the lead lower surface are exposed between the insulating materials 30.

기타는, 스테이지(20) 부분을 제외하고, 전술한 제1 반도체장치용 패키지와 동일하게 구성되어 있다.The other part is comprised similarly to the package for 1st semiconductor devices mentioned above except the part of the stage 20. FIG.

도4와 도5는 본 발명의 제3 반도체장치용 패키지의 바람직한 실시 형태를 나타내고, 도4는 그 단면도, 도5는 그 저면도이다. 이하에, 이 제3 반도체장치용 패키지를 설명한다.4 and 5 show a preferred embodiment of the third semiconductor device package of the present invention, FIG. 4 is a sectional view thereof, and FIG. 5 is a bottom view thereof. The third semiconductor device package will be described below.

이 제3 반도체장치용 패키지에서는 복수개의 리드(10)와 스테이지(20)가 소정간격씩 두고 평면상으로 나란히 배열되어 있다.In the third semiconductor device package, the plurality of leads 10 and the stages 20 are arranged side by side in a plane at predetermined intervals.

복수개의 리드(10) 하면 및 측면과 스테이지(20) 측면에는 감광성폴리이미드수지 또는 통상의 폴리이미드수지, 에폭시수지등의 절연재(32)가 연속하여 층상으로 피착되어 있다. 그리고, 절연재(32)를 거쳐서, 복수개의 리드(10)와 스테이지(20)가 일련적으로 결합되어 있다. 이와 동시에 복수개의 리드(10) 사이 및 리드(10)와 스테이지(20)사이가 이들 사이에 개재하는 절연재(32)에 의해 전기적으로 절연되어 있다.Insulating materials 32 such as photosensitive polyimide resins or ordinary polyimide resins, epoxy resins and the like are deposited successively in layers on the lower surfaces and side surfaces of the plurality of leads 10 and the side surfaces of the stage 20. Then, the plurality of leads 10 and the stage 20 are coupled in series via the insulating material 32. At the same time, the plurality of leads 10 and between the leads 10 and the stage 20 are electrically insulated by the insulating material 32 interposed therebetween.

리드하면의 단자부(12)는 절연재(32) 사이로 노출되어 있다.The terminal portion 12 on the lower surface of the lead is exposed between the insulating materials 32.

동일하게, 스테이지(20)의 하면도 절연재(32) 사이로 노출되어 있다.Similarly, the lower surface of the stage 20 is also exposed between the insulating materials 32.

리드상면의 단자부(14)에는 본딩용 은도금등의 도금(50)이 행해져 있다.Plating 50 such as silver plating for bonding is performed on the terminal portion 14 on the lead top surface.

동일하게, 반도체칩을 본딩하는 스테이지의 상면(22)에도 본딩용의 은도금등의 도금(40)이 행해져 있다.Similarly, plating 40 such as silver plating for bonding is also performed on the upper surface 22 of the stage for bonding the semiconductor chip.

도4와 도5에 나타낸 제3 반도체장치용 패키지는 이상과 같이 구성되어 있다.The package for the third semiconductor device shown in Figs. 4 and 5 is configured as described above.

도6은 본 발명의 제4 반도체장치용 패키지의 바람직한 실시 형태를 나타낸 것이고, 구체적으로는 그 단면도이다. 이하에 이 제4 반도체장치용 패키지를 설명한다.Fig. 6 shows a preferred embodiment of a package for a fourth semiconductor device of the present invention, specifically, its cross-sectional view. The package for the fourth semiconductor device will be described below.

이 제4 반도체장치용 패키지에서는 스테이지(20)가 리드(10)와 나란히 배열되지 않고, 복수개의 리드(10)만이 소정간격씩 두고 평면상으로 나란히 배열되어 있다.In the package for the fourth semiconductor device, the stages 20 are not arranged side by side with the leads 10, and only the plurality of leads 10 are arranged side by side in the plane at predetermined intervals.

복수개의 리드(10)의 하면 및 측면에는 감광성 폴리이미드수지 또는 통상의 폴리이미드수지, 에폭시수지등의 절연재(32)가 연속하여 층상으로 피착되어 있다. 그리고, 절연재(32)를 거쳐서, 복수개의 리드(10)가 일련적으로 결합되어 있다. 이와 동시에, 복수개의 리드(10) 사이가, 그것들 사이에 개재하는 절연재(32)에 의해서 전기적으로 절연되어 있다.Insulating materials 32 such as photosensitive polyimide resins or ordinary polyimide resins, epoxy resins and the like are deposited on the bottom and side surfaces of the plurality of leads 10 in a layered manner. The plurality of leads 10 are coupled in series via the insulating material 32. At the same time, the plurality of leads 10 are electrically insulated by the insulating material 32 interposed therebetween.

리드하면의 단자부(12)는 절연재(32) 사이로 노출되어 있다.The terminal portion 12 on the lower surface of the lead is exposed between the insulating materials 32.

기타는 스테이지(20) 부분을 제외하고, 전술한 제3 반도체장치용 패키지와 같이 구성되어 있다.The guitar is configured like the above-mentioned third semiconductor device package except for the stage 20 portion.

다음에 이들 제1, 제2, 제3 또는 제4 반도체장치용 패키지를 사용하여 형성된 제1 또는 제2 반도체장치인 본 발명의 제1 또는 제2 반도체장치의 바람직한 실시 형태를 설명한다.Next, a preferred embodiment of the first or second semiconductor device of the present invention, which is a first or second semiconductor device formed using these first, second, third or fourth semiconductor device packages, will be described.

도7 또는 도8은 본 발명의 제1 반도체장치의 바람직한 실시 형태를 나타내고 구체적으로는 그 단면도이다. 이하에, 이 제1 반도체장치를 설명한다.7 or 8 shows a preferred embodiment of the first semiconductor device of the present invention and specifically shows its cross-sectional view. This first semiconductor device will be described below.

이 제1 반도체장치에서는 상술한 제1 또는 제3 반도체장치용 패키지의 본딩용 도금(40)이 행해진 스테이지의 상면(22)에 반도체칩(60)이 본딩되어 있다. 그리고, 스테이지(20)에 반도체칩(60)이 탑재되어 있다.In this first semiconductor device, the semiconductor chip 60 is bonded to the upper surface 22 of the stage where the plating 40 for bonding of the above-mentioned first or third semiconductor device package is performed. The semiconductor chip 60 is mounted on the stage 20.

반도체칩(60)의 전극과 본딩용 도금(50)이 행해진 리드상면의 단자부(14)는 와이어(70)를 거쳐서 전기적으로 접속되어 있다.The electrode of the semiconductor chip 60 and the terminal portion 14 on the lead-top surface on which the plating 50 for bonding is performed are electrically connected via the wire 70.

스테이지(20)의 상면과 리드(10)의 상면에는 폴리이미드수지, 에폭시수지등의 봉지용절연재(80)가 절연재(30)나 본딩용 도금(40, 50)을 거쳐서, 또는 거치지 않고 직접 층상으로 피착되어 있다. 그리고, 봉지용절연재(80) 내부에 반도체칩(60) 및 와이어(70)가 봉지되어, 반도체칩(60)이나 와이어(70)에 먼지나 습기가 부착함이 방지되게 되어 있다.On the upper surface of the stage 20 and the upper surface of the lid 10, a sealing insulating material 80 such as polyimide resin, epoxy resin, etc., is directly layered with or without passing through the insulating material 30 or bonding plating (40, 50). Is deposited. Then, the semiconductor chip 60 and the wire 70 are sealed in the sealing insulating material 80 to prevent dust and moisture from adhering to the semiconductor chip 60 or the wire 70.

리드하면의 단자부(12)에는 땜납범프(90)가 형성되어 있다.A solder bump 90 is formed in the terminal portion 12 on the bottom surface of the lead.

동일하게, 스테이지(20)의 하면에도 땜납범프(100)가 형성되어 있다.Similarly, solder bumps 100 are formed on the lower surface of the stage 20.

도7 또는 도8에 나타낸 제1 반도체장치는 이상과 같이 구성되어 있고, 이 제1 반도체장치에 있어서는, 리드하면의 단자부(12)에 형성된 땜납범프(90)를 사용하여, 리드하면의 단자부(12)를 보드표면에 형성된 전자회로의 단자부에 납땜 접속할 수 있다. 그리고 이 제1 반도체장치를 보드에 표면실장할 수 있다.The first semiconductor device shown in FIG. 7 or FIG. 8 is configured as described above, and in this first semiconductor device, the terminal portion of the lower surface of the lead is formed using the solder bumps 90 formed on the terminal portion 12 of the lower surface of the lead. 12) can be soldered to the terminal portion of the electronic circuit formed on the board surface. The first semiconductor device can be surface mounted on a board.

이 때에는, 스테이지(20)의 하면에 형성된 땜납범프(100)를 사용하여 스테이지(20)를 보드표면에 형성된 금속제의 스테이지 접합부에 납땜 접속할 수 있다. 그리고, 스테이지의 상면(22)에 본딩된 반도체칩(60)이 발산하는 열을 스테이지(20)를 통해서 보드에 효율 좋게 방산시킬 수 있다.At this time, the solder 20 can be soldered to the stage junction part of the metal formed in the board surface using the solder bump 100 formed in the lower surface of the stage 20. In addition, heat generated by the semiconductor chip 60 bonded to the upper surface 22 of the stage may be efficiently dissipated to the board through the stage 20.

도9 또는 도10은 본 발명의 제2 반도체장치의 적합한 실시 형태를 나타낸 것이고, 구체적으로는 그 단면도이다. 이하에, 이 제2 반도체장치를 설명한다.9 or 10 show a preferred embodiment of the second semiconductor device of the present invention, specifically its cross-sectional view. The second semiconductor device will be described below.

이 제2 반도체장치에서는 전술한 제2 또는 제4 반도체장치용 패키지의 리드(10)의 윗쪽에, 반도체칩(60)이 배치되어 있다. 그리고, 반도체칩(60)의 전극이 그 바로 아래의 본딩용 도금(50)이 행해진 리드상면의 단자부(14)에 플립칩 본딩되어 전기적으로 접속되어 있다.In this second semiconductor device, the semiconductor chip 60 is disposed above the lead 10 of the above-mentioned second or fourth semiconductor device package. The electrodes of the semiconductor chip 60 are flip-chip bonded and electrically connected to the terminal portion 14 on the lead-top surface where the plating 50 for bonding is directly below.

리드(10)의 상면에는 에폭시수지, 폴리이미드수지등의 봉지용 절연재(80)가 절연재(30)나 본딩용 도금(50)을 거쳐서, 또는 거치지 않고 직접 층상으로 피착되어 있다. 그리고, 봉지용절연재(80) 내부에 반도체칩(60)이 봉지되어, 반도체칩(60)에 먼지나 습기가 부착함이 방지된다.An insulating material 80 for encapsulation, such as epoxy resin, polyimide resin, or the like is directly deposited on the upper surface of the lead 10 in a layered manner through or without the insulating material 30 or the plating 50 for bonding. In addition, the semiconductor chip 60 is encapsulated inside the sealing insulating material 80 to prevent dust and moisture from adhering to the semiconductor chip 60.

기타는, 스테이지(20) 부분을 제외하고, 전술한 도7 또는 도8에 나타낸 제1 반도체장치와 같이 구성되어 있고, 그 작용도 스테이지(20) 부분의 작용을 제외하고, 전술한 도7 또는 도8에 나타낸 제1 반도체장치와 같다.Others are configured like the first semiconductor device shown in FIG. 7 or FIG. 8 except for the portion of the stage 20, and the operation thereof is the same as in FIG. It is the same as the 1st semiconductor device shown in FIG.

다음에, 도1에 나타낸 제1 반도체장치용 패키지의 제조방법으로서, 본 발명의 제1 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 설명한다.Next, a preferred embodiment of the method for manufacturing a package for a first semiconductor device of the present invention is described as a method for manufacturing a package for a first semiconductor device shown in FIG.

도11 내지 도16은 본 발명의 제1 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 나타내고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제1 반도체장치용 패키지의 제조방법을 설명한다.11 to 16 show a preferred embodiment of the method for manufacturing a package for a first semiconductor device of the present invention, and in detail, explain the manufacturing process thereof. The manufacturing method of this 1st semiconductor device package is demonstrated below.

이 제1 반도체장치용 패키지의 제조방법에서는 도11에 나타낸 바와같이, 금속판(110) 상면의 소정부위를 에칭처리하여, 금속판(110) 상면에 단면이 거의 U 자상등을 한 윤곽의 블라인드 홈(120)을 소정 패턴으로 형성한다. 그리고, 금속판(110)에 윤곽의 블라인드 홈(120)으로 구획된 복수개의 리드형성부(10a)와 스테이지 형성부(20a)를 나란히 형성한다.In this method of manufacturing a package for a first semiconductor device, as shown in Fig. 11, a predetermined portion of the upper surface of the metal plate 110 is etched to form a blind groove having an outline having a substantially U-shaped cross section on the upper surface of the metal plate 110 ( 120 is formed in a predetermined pattern. Then, the plurality of lead forming portions 10a and the stage forming portions 20a, which are divided by the blind groove 120 of the outline, are formed in the metal plate 110 side by side.

구체적으로는 도12에 나타낸 바와같이, 금속판(110) 상면에 레지스트층(130)을 소정 패턴으로 형성한다. 또, 그 이외의 금속판(110) 하면과 그 측면등에도, 레지스트층(130)을 형성한다. 그리고, 이들의 레지스트층(130)을 형성한 금속판(110)을 에칭처리 욕조내에 침지하여, 레지스트층(130) 사이로 노출된 금속판(110) 상면부분을 에칭처리한다. 그리고, 금속판(110) 상면에 윤곽의 블라인드 홈(120)을 소정 패턴으로 형성한다. 그 후, 레지스트층(130)을 금속판(110) 표면으로 부터 박리한다.Specifically, as shown in FIG. 12, the resist layer 130 is formed on the upper surface of the metal plate 110 in a predetermined pattern. Moreover, the resist layer 130 is formed also in the lower surface, the side surface, etc. of the metal plate 110 other than that. Then, the metal plate 110 on which the resist layer 130 is formed is immersed in the etching bath, and the upper surface portion of the metal plate 110 exposed between the resist layers 130 is etched. In addition, the blind groove 120 having a contour is formed on the upper surface of the metal plate 110 in a predetermined pattern. Thereafter, the resist layer 130 is peeled off from the metal plate 110 surface.

이어서, 도13에 나타낸 바와같이, 리드형성부 상면의 단자부(14a)에 본딩용의 은도금 등의 도금(50)을 행한다. 동일하게, 스테이지형성부의 상면(22a)에도 본딩용의 은도금등의 도금(40)을 행한다.Subsequently, as shown in Fig. 13, plating 50 such as silver plating for bonding is performed on the terminal portion 14a on the upper surface of the lead forming portion. Similarly, plating 40 such as silver plating for bonding is also performed on the upper surface 22a of the stage forming portion.

구체적으로는 리드형성부상면의 단자부(14)a와 스테이지형성부의 상면(22a)과 이들 사이에 존재하는 윤곽의 블라인드 홈(120)의 안쪽면을 제외한 그 밖의 금속판(110) 상면 부분을 고무등의 마스크(도시하지 않음)로 덮고, 리드형성부 상면의 단자부(14a)와 스테이지 형성부의 상면(22a)과 이들 사이에 존재하는 윤곽의 블라인드 홈(120)의 안쪽면에 은도금 등의 도금(40, 50)을 행하고 있다.Specifically, the upper surface portion of the upper portion 22a of the upper portion of the lead forming portion and the upper surface 22a of the stage forming portion and the inner surface of the blind groove 120 of the contour existing therebetween are made of rubber or the like. A silver plating or the like (40) on the inner surface of the terminal portion 14a of the upper surface of the lead forming portion and the upper surface 22a of the stage forming portion and the blind groove 120 of the contour existing therebetween. , 50).

이어서, 도14에 나타낸 바와같이, 본딩용 도금(50)을 행한 리드형성부 상면의 단자부(14a)와 본딩용 도금(40)을 행한 스테이지형성부의 상면(22a)을 제외한 복수개의 리드형성부(10a)의 상면 및 측면과 스테이지 형성부(20a)의 측면과 이들 사이의 윤곽의 블라인드 홈(120)의 안쪽면에, 트랜스퍼 몰드법, 포팅법등으로 에폭시수지, 폴리이미드수지 등의 절연재(30)를 연속하여 층상으로 피착한다.Subsequently, as shown in Fig. 14, a plurality of lead forming portions except for the terminal portion 14a on the upper surface of the lead forming portion on which the plating 50 for bonding is formed and the top surface 22a of the stage forming portion on which the plating 40 for bonding is performed ( Insulation material 30 such as epoxy resin, polyimide resin, etc. on the upper surface and side surface of 10a) and the inner surface of the blind groove 120 of the side surface of the stage forming portion 20a and the contour therebetween by a transfer molding method and a potting method. Is deposited successively in layers.

이어서, 도15에 나타낸 바와같이, 금속판(110) 하면의 소정부위를 에칭처리하여, 윤곽의 블라인드 홈(120) 바로 아래의 금속판(110) 하면 부분에 단면이 거의 역 U자상 등을 한 윤곽홈(140)을 형성한다. 그리고, 윤곽홈(140)에 의해, 복수개의 리드형성부(10a) 사이 및 리드형성부(10a)와 스테이지 형성부(20a) 사이를 분리시킨다. 그리고, 복수개의 리드(10)와 스테이지(20)를 소정간격씩 두고 평면상으로 나란히 형성한다. 이와 동시에, 윤곽홈(140) 사이에 절연재(30)를 노출시켜, 리드(10) 하면의 소정부위에 단자부(12)를 凸상으로 돌출 형성한다.Subsequently, as shown in FIG. 15, a predetermined portion of the lower surface of the metal plate 110 is etched to form a contour groove having a substantially inverted U-shaped cross section at the lower surface of the metal plate 110 immediately below the blind groove 120 of the outline. 140 is formed. The contour groove 140 separates between the plurality of lead forming portions 10a and between the lead forming portions 10a and the stage forming portions 20a. Then, the plurality of leads 10 and the stage 20 are formed side by side in a plane at predetermined intervals. At the same time, the insulating material 30 is exposed between the contour grooves 140 so that the terminal portion 12 protrudes in a convex shape on a predetermined portion of the lower surface of the lid 10.

또, 복수개의 리드(10)와 스테이지(20)를 절연재(30)를 거쳐서 일련적으로 결합시킨다. 이와 동시에, 복수개의 리드(10) 사이 및 리드(10)와 스테이지(20) 사이를, 이들 사이에 개재하는 절연재(30)에 의해 전기적으로 절연시킨다.In addition, the plurality of leads 10 and the stage 20 are coupled in series via the insulating material 30. At the same time, between the plurality of leads 10 and between the leads 10 and the stage 20 are electrically insulated by the insulating material 30 interposed therebetween.

구체적으로는, 도16에 나타낸 바와같이, 금속판(110) 하면에 레지스트층(150)을 소정 패턴으로 형성한다. 또, 그 이외의 절연재(30) 사이로 노출시킨 금속판(110) 상면 부분과 금속판(110) 측면등에도, 레지스트층(150)을 형성한다. 그리고, 이들의 레지스트층(150)을 형성한 금속판(110)을 에칭처리욕조내에 침지하여, 레지스트층(150) 사이로 노출된 금속판(110)하면 부분을 에칭처리한다. 그리고, 금속판(110) 하면에 윤곽홈(140)을 소정 패턴으로 형성한다. 그 후, 레지스트층(150)을 금속판(110) 표면으로부터 박리시킨다.Specifically, as shown in Fig. 16, the resist layer 150 is formed on the lower surface of the metal plate 110 in a predetermined pattern. Moreover, the resist layer 150 is also formed in the upper surface part of the metal plate 110 exposed by the other insulating material 30, the side surface of the metal plate 110, etc. Then, the metal plate 110 on which the resist layers 150 are formed is immersed in the etching bath, and the bottom surface of the metal plate 110 exposed between the resist layers 150 is etched. The contour groove 140 is formed on the lower surface of the metal plate 110 in a predetermined pattern. Thereafter, the resist layer 150 is peeled off from the metal plate 110 surface.

도11 내지 도16에 나타낸 제1 반도체장치용 패키지의 제조방법은, 이상의 공정으로 된다.The manufacturing method of the 1st semiconductor device package shown in FIG. 11 thru | or 16 becomes the above process.

다음에, 도3에 나타낸 제2 반도체장치용 패키지의 제조방법으로서, 본 발명의 제2 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 설명한다.Next, as a manufacturing method of the second semiconductor device package shown in FIG. 3, the preferred embodiment of the manufacturing method of the 2nd semiconductor device package of this invention is demonstrated.

도17 내지 도20은 본 발명의 제2 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 나타낸 것이고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제2 반도체장치용 패키지의 제조방법을 설명한다.17 to 20 show a preferred embodiment of the method for manufacturing a package for a second semiconductor device of the present invention, and in detail, illustrate the manufacturing process thereof. Hereinafter, the manufacturing method of this 2nd semiconductor device package is demonstrated.

이 제2 반도체장치용 패키지의 제조방법에서는 도17에 나타낸 바와같이, 금속판(110)상면의 소정부위를 에칭처리하여, 금속판(110) 상면에 단면이 거의 U 자상등을 한 윤곽의 블라인드 홈(120)을 소정 패턴으로 형성한다. 그리고, 금속판(110)에 윤곽의 블라인드 홈(120)으로 구획된 복수개의 리드형성부(10a)를 나란히 형성한다.In this method of manufacturing a package for a second semiconductor device, as shown in FIG. 17, a predetermined portion of the upper surface of the metal plate 110 is etched to form a blind groove having an outline having a substantially U-shaped cross section on the upper surface of the metal plate 110 ( 120 is formed in a predetermined pattern. Then, a plurality of lead forming portions 10a partitioned by the blind groove 120 of the outline are formed in the metal plate 110 side by side.

이어서, 도18에 나타낸 바와같이, 리드형성부상면의 단자부(14a)에 본딩용 은도금등의 도금(50)을 행한다.18, plating 50 such as silver plating for bonding is performed on the terminal portion 14a on the upper surface of the lead forming portion.

이어서, 도19에 나타낸 바와같이 본딩용의 도금(50)을 행한 리드형성부 상면의 단자부(14a)를 제외한 복수개의 리드형성부(10a)의 상면 및 측면과 그것들 사이의 윤곽의 블라인드 홈(120)의 안쪽면에, 트랜스퍼 몰드법, 포팅법등으로 에폭시수지, 폴리이미드수지 등의 절연재(30)를 연속하여 층상으로 피착한다.Subsequently, as shown in FIG. 19, the upper and side surfaces of the plurality of lead forming portions 10a except for the terminal portion 14a on the upper surface of the lead forming portion where the plating 50 for bonding is formed, and the blind groove 120 of the contour therebetween. ), An insulating material 30 such as an epoxy resin, a polyimide resin, or the like is deposited successively in a layered manner on the inner surface of the sheet.

이어서, 도20에 나타낸 바와같이, 금속판(110) 하면의 소정부위를 에칭처리하여, 윤곽의 블라인드 홈(120) 바로 아래의 금속판(110) 하면 부분에 단면이 거의 역 U자상등을 한 윤곽홈(140)를 형성한다. 그리고, 윤곽홈(140)에 의해, 복수개의 리드형성부(10a)의 사이를 분리시킨다. 그리고, 복수개의 리드(10)를 소정간격씩 두고 평면상으로 나란히 형성한다. 이와 동시에, 윤곽홈(140)사이로 절연재(30)를 노출시켜, 리드(10) 하면의 소정부위에 단자부(12)를 凸상으로 돌출 형성한다.Next, as shown in Fig. 20, a predetermined portion of the lower surface of the metal plate 110 is etched to form a contour groove having a substantially inverted U-shaped cross section at the lower surface of the metal plate 110 immediately below the blind groove 120 of the outline. 140 is formed. And the contour groove 140 isolate | separates between the some lead forming part 10a. Then, the plurality of leads 10 are formed side by side in a plane at predetermined intervals. At the same time, the insulating material 30 is exposed between the contour grooves 140 so that the terminal portion 12 protrudes in a convex shape on a predetermined portion of the lower surface of the lid 10.

또, 복수개의 리드(10)와 스테이지(20)를 절연재(30)를 거쳐서, 일련적으로 결합시킨다. 이와 동시에, 복수개의 리드(10) 사이를 그것들 사이에 개재하는 절연재(30)에 의해 전기적으로 절연시킨다.In addition, the plurality of leads 10 and the stage 20 are coupled in series via the insulating material 30. At the same time, the plurality of leads 10 are electrically insulated by the insulating material 30 interposed therebetween.

도17 내지 도20에 나타낸 제2 반도체장치용 패키지의 제조방법은 이상의 공정으로 된다.The manufacturing method of the package for the second semiconductor device shown in FIGS. 17 to 20 is the above process.

다음에, 도4와 도5에 나타낸 제3 반도체장치용 패키지의 제조방법으로서, 본 발명의 제3 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 설명한다.Next, as a manufacturing method of the third semiconductor device package shown in Figs. 4 and 5, a preferred embodiment of the manufacturing method of the third semiconductor device package of the present invention will be described.

도21 내지 도25는 본 발명의 제3 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 나타낸 것이고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제3 반도체장치용 패키지의 제조방법을 설명한다.21 to 25 show a preferred embodiment of a method for manufacturing a package for a third semiconductor device of the present invention, and in detail, illustrates a manufacturing process thereof. The manufacturing method of this 3rd semiconductor device package is demonstrated below.

이 제3 반도체장치용 패키지의 제조방법에서는 도21에 나타낸 바와같이, 금속판(110) 하면의 소정부위를 에칭처리하여, 금속판(110) 하면에 단면이 거의 역 U자상등을 한 윤곽의 블라인드 홈(120)를 소정 패턴으로 형성한다. 그리고, 금속판(110)에 윤곽의 블라인드 홈(120)으로 구획된 복수개의 리드형성부(10a)와 스테이지형성부(20a)를 나란히 형성한다.In this method of manufacturing a package for a third semiconductor device, as shown in Fig. 21, a predetermined portion of the lower surface of the metal plate 110 is etched, and a blind groove having a contour having an almost U-shaped cross section on the lower surface of the metal plate 110 is etched. 120 is formed in a predetermined pattern. Then, the plurality of lead forming portions 10a and the stage forming portions 20a, which are divided by the blind groove 120 of the outline, are formed in the metal plate 110 side by side.

이어서, 도22에 나타낸 바와같이, 리드형성부상면의 단자부(14a)에 본딩용의 은도금등의 도금(50)을 행한다. 동일하게 스테이지 형성부의 상면(22a)에도 본딩용의 은도금등의 도금(40)을 행한다.22, plating 50 such as silver plating for bonding is performed on the terminal portion 14a on the upper surface of the lead forming portion. Similarly, plating 40 such as silver plating for bonding is also performed on the upper surface 22a of the stage forming portion.

구체적으로는, 리드형성부상면의 단자부(14a)와 스테이지형성부의 상면(22a)을 제외한 그 밖의 금속판(110) 상면 부분을 고무등의 마스크(도시하지 않음)로 덮고, 리드형성부상면의 단자부(14a)와 스테이지형성부의 상면(22a)에 은도금등의 도금(40, 50)을 행한다.Specifically, the upper surface portion of the other metal plate 110 except for the terminal portion 14a on the upper surface of the lead forming portion and the upper surface 22a of the stage forming portion is covered with a mask (not shown) such as rubber, and the terminal portion on the upper surface of the lead forming portion. Plating 40 and 50 such as silver plating are performed on the 14a and the upper surface 22a of the stage forming portion.

이어서, 도23에 나타낸 바와같이, 복수개의 리드형성부(10a)의 하면 및 측면과 스테이지형성부(20a)의 측면과 이들 사이의 윤곽의 블라인드 홈(120)의 안쪽면에, 트랜스퍼 몰드법, 포팅법등으로 감광성 폴리이미드수지 또는 통상의 폴리이미드수지, 에폭시수지등의 절연재(32)를 연속하여 층상으로 피착한다.Subsequently, as shown in FIG. 23, the transfer mold method is applied to the lower surface and side surfaces of the plurality of lead forming portions 10a, the side surfaces of the stage forming portion 20a, and the inner surface of the blind groove 120 of the contour therebetween. An insulating material 32 such as a photosensitive polyimide resin, a conventional polyimide resin, or an epoxy resin is successively deposited in a layered manner by a potting method or the like.

이어서, 도24에 나타낸 바와같이, 리드형성부 하면의 단자부(12a) 바로 아래의 절연재(32) 부분을 제거한다. 그리고, 절연재(32) 사이로 리드형성부 하면의 단자부(12a)를 노출시킨다.Subsequently, as shown in Fig. 24, the portion of the insulating material 32 immediately below the terminal portion 12a on the lower surface of the lead forming portion is removed. Then, the terminal portion 12a of the lower surface of the lead forming portion is exposed between the insulating materials 32.

구체적으로는 절연재(32)가 감광성수지의 경우에는 그 감광성수지로 되는 절연재(32)에 직접 노광, 현상처리를 행하고, 리드형성부하면의 단자부(12a) 바로 아래의 감광성수지로 되는 절연재(32) 부분을 제거한다. 또, 절연재(32)가 통상의 수지인 경우에는 절연재(32) 표면에 레지스트층(도시하지 않음)을 소정 패턴으로 형성하고, 레지스트층이 형성된 절연재(32)에 노광, 현상처리를 행한다. 그리고, 리드형성부 하면의 단자부(12a) 바로 아래의 통상의 수지로 되는 절연재(32) 부분을 제거한다.Specifically, in the case where the insulating material 32 is a photosensitive resin, the insulating material 32 is directly exposed and developed to the insulating material 32 which becomes the photosensitive resin, and the insulating material 32 which becomes the photosensitive resin directly under the terminal portion 12a under the lead forming portion. ) Remove the part. When the insulating material 32 is a normal resin, a resist layer (not shown) is formed on the surface of the insulating material 32 in a predetermined pattern, and exposure and development are performed on the insulating material 32 on which the resist layer is formed. And the part of the insulating material 32 which becomes normal resin just under the terminal part 12a of the lower surface of a lead formation part is removed.

이어서, 도25에 나타낸 바와같이, 금속판(110) 상면의 소정부위를 에칭처리하여, 윤곽의 블라인드 홈(120) 바로 위의 금속판(110) 상면 부분에, 단면이 거의 U자상 등을 한 윤곽홈(140)를 형성한다. 그리고, 윤곽홈(140)에 의해, 복수개의 리드형성부(10a) 사이 및 리드형성부(10a)와 스테이지형성부(20a)의 사이를 분리시킨다. 그리고, 복수개의 리드(10a)와 스테이지(20)를 소정간격씩 두고 평면상으로 나란히 형성한다. 이와 동시에, 윤곽홈(140) 사이에, 절연재(32)를 노출시킨다.또, 복수개의 리드(10)와 스테이지(20)를 절연재(32)를 거쳐서 일련적으로 결합시킨다. 이와 동시에 복수개의 리드(10) 사이 및 리드(10)와 스테이지(20)의 사이를, 이들 사이에 개재하는 절연재(32)에 의해 전기적으로 절연시킨다.Then, as shown in Fig. 25, a predetermined portion of the upper surface of the metal plate 110 is etched to form a contour groove having a substantially U-shaped cross section in the upper surface portion of the metal plate 110 directly above the blind groove 120 of the contour. 140 is formed. The contour groove 140 separates between the plurality of lead forming portions 10a and between the lead forming portions 10a and the stage forming portions 20a. Then, the plurality of leads 10a and the stage 20 are formed side by side in a plane at predetermined intervals. At the same time, the insulating material 32 is exposed between the contour grooves 140. Further, the plurality of leads 10 and the stage 20 are serially coupled via the insulating material 32. At the same time, between the plurality of leads 10 and between the leads 10 and the stage 20 is electrically insulated by the insulating material 32 interposed therebetween.

도21 내지 도25에 나타낸 제3 반도체장치용 패키지의 제조방법은 이상의 공정으로 된다.The manufacturing method of the third semiconductor device package shown in FIGS. 21 to 25 is the above process.

다음에, 도6에 나타낸 제4 반도체장치용 패키지의 제조방법으로서, 본 발명의 제4 반도체장치용 패키지의 제조방법의 적합한 실시 형태를 설명한다.Next, as a manufacturing method of the fourth semiconductor device package shown in Fig. 6, a preferred embodiment of the manufacturing method of the fourth semiconductor device package of the present invention will be described.

도26 내지 도30은 본 발명의 제4 반도체장치용 패키지의 제조방법의 적합한실시 형태를 나타낸 것이고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제4 반도체장치용 패키지의 제조방법을 설명한다.26 to 30 show a preferred embodiment of a method for manufacturing a package for a fourth semiconductor device of the present invention, and in detail, illustrate a manufacturing process thereof. The manufacturing method of this fourth semiconductor device package will be described below.

이 제4 반도체장치용 패키지의 제조방법에서는 도26에 나타낸 바와같이, 금속판(110) 하면의 소정부위를 에칭처리하여, 금속판(110) 하면에 단면이 거의 역U자상등을 한 윤곽의 블라인드 홈(120)을 소정 패턴으로 형성한다. 그리고, 금속판(110)에 윤곽의 블라인드 홈(120)으로 구획된 복수개의 리드형성부(10a)를 나란히 형성한다.In this method of manufacturing a package for a fourth semiconductor device, as shown in Fig. 26, a predetermined portion of the lower surface of the metal plate 110 is etched so that a blind groove having a contour having an almost U-shaped cross section on the lower surface of the metal plate 110 is formed. 120 is formed in a predetermined pattern. Then, a plurality of lead forming portions 10a partitioned by the blind groove 120 of the outline are formed in the metal plate 110 side by side.

이어서, 도27에 나타낸 바와같이, 리드형성부상면의 단자부(14a)에 본딩용 은도금등의 도금(50)을 행한다.Next, as shown in Fig. 27, plating 50 such as silver plating for bonding is performed on the terminal portion 14a on the upper surface of the lead forming portion.

이어서, 도28에 나타낸 바와같이, 복수개의 리드형성부(10a)의 하면 및 측면과 이들 사이의 윤곽의 블라인드 홈(120)의 안쪽면에, 트랜스퍼 몰드법, 포팅법등에 의해, 감광성 폴리이미드수지 또는 통상의 폴리이미드수지, 에폭시수지등의 절연재(32)를 연속하여 층상으로 피착한다.Subsequently, as shown in Fig. 28, the photosensitive polyimide resin is formed on the lower surface and side surfaces of the plurality of lead forming portions 10a and the inner surface of the blind groove 120 of the contour therebetween by a transfer mold method, a potting method, or the like. Or insulation materials 32, such as a normal polyimide resin and an epoxy resin, are continuously deposited in layer form.

이어서, 도29에 나타낸 바와같이 리드형성부 하면의 단자부(12a) 바로 아래의 절연재(32) 부분을 제거한다. 그리고, 절연재(32) 사이에 리드형성부 하면의 단자부(12a)를 노출시킨다.Next, as shown in Fig. 29, the portion of the insulating material 32 directly below the terminal portion 12a on the lower surface of the lead forming portion is removed. The terminal portion 12a of the lower surface of the lead forming portion is exposed between the insulating materials 32.

이어서, 도30에 나타낸 바와같이 금속판(110) 상면의 소정부위를 에칭처리하여, 윤곽의 블라인드 홈(120) 바로 위의 금속판(110) 상면 부분에, 단면이 거의 U자상등을 한 윤곽홈(140)를 형성한다. 그리고, 윤곽홈(140)에 의해 복수개의 리드형성부(10a) 사이를 분리시킨다. 그리고, 복수개의 리드(10)를 소정간격씩 두고 평면상에 나란히 형성한다. 이와 동시에, 윤곽홈(140) 사이에 절연재(32)를 노출시킨다.Subsequently, as shown in FIG. 30, a predetermined portion of the upper surface of the metal plate 110 is etched to form a contour groove having a substantially U-shaped cross section in the upper surface portion of the metal plate 110 directly above the blind groove 120 of the contour. 140). Then, the plurality of lead forming portions 10a are separated by the contour groove 140. Then, the plurality of leads 10 are formed side by side on a plane at predetermined intervals. At the same time, the insulating material 32 is exposed between the contour grooves 140.

또, 복수개의 리드(10)를 절연재(32)를 거쳐서 일련적으로 결합시킨다. 이와 동시에 복수개의 리드(10)의 사이를 이들 사이에 개재하는 절연재(32)에 의해 전기적으로 절연시킨다.In addition, the plurality of leads 10 are coupled in series via the insulating material 32. At the same time, the plurality of leads 10 are electrically insulated by the insulating material 32 interposed therebetween.

도26 내지 도30에 나타낸 제4 반도체장치용 패키지의 제조방법은, 이상의 공정으로 된다.The manufacturing method of the fourth semiconductor device package shown in FIGS. 26 to 30 is the above process.

다음에, 전술한 제1 또는 제3 반도체장치용 패키지를 사용하여 형성하는 반도체장치의 제조방법으로서 본 발명의 제1 반도체장치의 제조방법의 적합한 실시 형태를 설명한다.Next, a preferred embodiment of the manufacturing method of the first semiconductor device of the present invention will be described as the manufacturing method of the semiconductor device formed by using the above-mentioned first or third semiconductor device package.

도31 또는 도32는 본 발명의 제1 반도체장치의 제조방법의 적합한 실시 형태를 나타낸 것이고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제1 반도체장치의 제조방법을 설명한다.31 or 32 show a preferred embodiment of the method for manufacturing the first semiconductor device of the present invention, and in detail, illustrates the manufacturing process thereof. The manufacturing method of this first semiconductor device will be described below.

이 제1 반도체장치의 제조방법에 있어서는, 도31 또는 도32에 나타낸 바와같이, 상술한 제1 또는 제3 제조방법에 의해 형성한 제1 또는 제3 반도체장치용 패키지의 본딩용 도금(40)을 행한 스테이지 상면(22)에 반도체칩(60)을 본딩한다. 그리고 반도체칩(60)을 스테이지(20)에 탑재한다.In the method for manufacturing the first semiconductor device, as shown in FIG. 31 or FIG. 32, the plating 40 for bonding the first or third semiconductor device package formed by the above-described first or third manufacturing method. The semiconductor chip 60 is bonded to the stage upper surface 22 on which the step is performed. The semiconductor chip 60 is mounted on the stage 20.

반도체칩(60)의 전극과 본딩용 도금(50)을 행한 리드상면의 단자부(14)는 와이어본딩장치등을 사용하여, 와이어(70)를 거쳐서 전기적으로 접속시킨다.The terminal portion 14 of the lead-top surface on which the electrode of the semiconductor chip 60 and the plating 50 for bonding are connected is electrically connected through the wire 70 using a wire bonding apparatus or the like.

이어서, 도7 또는 도8에 나타낸 바와같이, 스테이지(20)의 상면과 리드(10)의 상면에 에폭시수지, 폴리이미드수지등의 봉지용 절연재(80)를 층상으로 피착하고, 봉지용절연재(80) 내부에, 반도체칩(60) 및 와이어(70)를 봉지한다.Then, as shown in Fig. 7 or 8, a sealing insulating material 80 such as epoxy resin, polyimide resin, etc. is deposited on the upper surface of the stage 20 and the upper surface of the lid 10 in a layered manner, and the insulating material for sealing ( The semiconductor chip 60 and the wire 70 are sealed inside the 80.

이어서, 도7 또는 도8에 나타낸 바와같이, 리드하면의 단자부(12)와 스테이지(20)의 하면에 땜납범프(90, 100)을 형성한다.7 or 8, solder bumps 90 and 100 are formed on the lower surface of the terminal portion 12 and the stage 20 on the lower surface of the lead.

이 때에는 도7에 나타낸 제1 반도체장치의 제조방법에서는, 리드(10) 하면에 돌출 형성한 단자부(12)와 스테이지(20)의 하면을 땜납욕조내에 침지하고, 리드하면의 단자부(12)와 스테이지(20)의 하면에 땜납범프(90, 100)를 형성한다.At this time, in the manufacturing method of the first semiconductor device shown in Fig. 7, the terminal portion 12 and the lower surface of the stage 20 protruding from the lower surface of the lead 10 are immersed in the solder bath, and Solder bumps 90 and 100 are formed on the lower surface of the stage 20.

또, 도8에 나타낸 제1 반도체장치의 제조방법에서는, 절연재(32) 사이로 노출한 리드(10) 하면의 단자부(12)와 스테이지(20)의 하면에 땜납볼(도시하지 않음)을 납땜하여, 리드하면의 단자부(12)와 스테이지(20)의 하면에 땜납범프(90, 100)를 형성한다.In the manufacturing method of the first semiconductor device shown in FIG. 8, solder balls (not shown) are soldered to the terminal portion 12 of the lower surface of the lead 10 exposed between the insulating materials 32 and the lower surface of the stage 20. Solder bumps 90 and 100 are formed on the lower surface of the terminal portion 12 and the stage 20 on the lower surface of the lead.

도31 또는 도32에 나타낸 제1 반도체장치의 제조방법은 이상의 공정으로 된다.The manufacturing method of the first semiconductor device shown in FIG. 31 or 32 is the above process.

다음에 전술한 제2 또는 제4 반도체장치용 패키지를 사용하여 형성하는 반도체장치의 제조방법으로서, 본 발명의 제2 반도체장치의 제조방법의 적합한 실시의 형태를 설명한다.Next, a preferred embodiment of the method for manufacturing a second semiconductor device of the present invention will be described as a method for manufacturing a semiconductor device formed by using the above-described second or fourth semiconductor device package.

도33 또는 도34는 본 발명의 제2 반도체장치의 제조방법의 적합한 실시 형태를 나타내고, 상세하게는 그 제조공정 설명도이다. 이하에, 이 제2 반도체장치의 제조방법을 설명한다.33 or 34 show a preferred embodiment of the manufacturing method of the second semiconductor device of the present invention, and in detail, illustrates the manufacturing process thereof. The manufacturing method of this second semiconductor device will be described below.

이 제2 반도체장치의 제조방법에 있어서는, 도33 또는 도34에 나타낸 바와같이, 전술한 제2 또는 제4 반도체장치용 패키지의 제조방법으로 형성한 제2 또는 제4 반도체장치용 패키지의 리드(10)의 윗쪽에, 반도체칩(60)을 배치하고 있다. 그리고, 반도체칩(60)의 전극을 그 바로 아래의 리드상면의 단자부(14)에, 플립칩 본딩하여 전기적으로 접속시킨다.In the manufacturing method of the second semiconductor device, as shown in FIG. 33 or FIG. 34, the lead of the package for the second or fourth semiconductor device formed by the manufacturing method of the package for the second or fourth semiconductor device described above ( The semiconductor chip 60 is arrange | positioned above 10). Then, the electrode of the semiconductor chip 60 is electrically connected by flip chip bonding to the terminal portion 14 of the lead upper surface immediately below it.

이어서, 도9 또는 도10에 나타낸 바와같이, 리드(10)의 상면에 에폭시수지, 폴리이미드수지 등의 봉지용 절연재(80)를 층상으로 피착하고, 봉지용절연재(80)내부에 반도체칩(60)을 봉지한다.Next, as shown in FIG. 9 or FIG. 10, an insulating insulating material 80 such as epoxy resin and polyimide resin is deposited on the upper surface of the lead 10 in a layered manner, and a semiconductor chip ( 60).

이어서, 도9 또는 도10에 나타낸 바와같이 리드하면의 단자부(12)에 땜납범프(90)를 형성한다.Next, as shown in FIG. 9 or FIG. 10, the solder bump 90 is formed in the terminal part 12 of a lower surface of a lead.

도33 또는 도34에 나타낸 제2 반도체장치의 제조방법은 이상의 공정으로 된다.The manufacturing method of the second semiconductor device shown in FIG. 33 or FIG. 34 is as described above.

또, 전술한 제1, 제2, 제3 또는 제4 반도체장치용 패키지, 제1 또는 제2 반도체장치, 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법, 제1 또는 제2 반도체장치의 제조방법에 있어서는 복수개의 리드(10) 또는 이에 더하여 스테이지(20)를 평면상이 아니고 단차를 갖게 하여 나란히 배열하거나, 복수개의 리드형성부(10a) 또는 이에 더하여 스테이지형성부(20a)를 평면상이 아니고 단차를 갖게 하여 나란히 형성하여도 좋고, 이와 같이 해도 전술한 제1, 제2, 제3 또는 제4 반도체장치용 패키지 제1 또는 제2 반도체장치와 동일한 작용을 갖는 반도체장치를 제공하거나 형성할 수 있다.In addition, a method for manufacturing a package for a first, second, third or fourth semiconductor device, a first or a second semiconductor device, a package for a first, second, third or fourth semiconductor device described above, or In the manufacturing method of the second semiconductor device, the plurality of leads 10 or the stages 20 in addition to the stages 20 are arranged in parallel with a step not having a planar shape, or the plurality of lead forming portions 10a or the stage forming portions 20a. ) May be formed side by side with a step rather than a plane, and even in this manner, a semiconductor device having the same function as the first or second semiconductor device package for the first, second, third or fourth semiconductor device. May be provided or formed.

또, 리드상면의 단자부(14) 또는 리드형성부상면의 단자부(14a)에 본딩용 도금(50)을 행하지 않고, 리드(10) 또는 리드형성부(10a)를 본딩성이 우수한 부재로 형성하고, 그 베이스가 노출된 리드상면의 단자부(14)에 반도체칩(60) 전극을 와이어(70)등을 거쳐서 또는 거치지 않고 직접 본딩하여도 좋다. 또 이에 더하여, 스테이지의 상면(22) 또는 스테이지 형성부의 상면(22a)에 본딩용 도금(40)을 행하지 않고, 반도체칩(60)을 스테이지의 상면(22)에 접착제등을 사용하여 접합하여도 좋다.Further, the lead 10 or the lead forming portion 10a is formed of a member having excellent bonding properties without performing bonding plating 50 on the terminal portion 14 on the lead upper surface or the terminal portion 14a on the upper lead forming portion. The electrode of the semiconductor chip 60 may be directly bonded to the terminal portion 14 of the lead upper surface where the base is exposed, with or without the wire 70 or the like. In addition, the semiconductor chip 60 may be bonded to the upper surface 22 of the stage using an adhesive or the like without bonding plating 40 to the upper surface 22 of the stage or the upper surface 22a of the stage forming portion. good.

또, 전술한 제1 또는 제2 반도체장치, 제1 또는 제2 반도체장치의 제조방법에 있어서는, 봉지용절연재(80)의 사용량의 절약을 도모하기 위해서, 반도체칩(60)을 배치한 장소 주변의 스테이지(20)의 상면과 리드(10)의 상면만, 또는 이에 더하여, 와이어(70)를 배치한 장소 주변의 리드(10)의 상면만에 봉지용 절연재(80)를 피착하고, 봉지용절연재(80) 내부에 반도체칩(60) 또는 이에 더하여 와이어(70)를 봉지하여도 좋고, 이와같이 해도, 반도체칩(60)이나 와이어(70)에 먼지나 습기가 부착함을 방지할 수 있다.In the above-described method of manufacturing the first or second semiconductor device or the first or second semiconductor device, in order to save the amount of use of the sealing insulating material 80, the area around the place where the semiconductor chip 60 is disposed. Only the upper surface of the stage 20 and the upper surface of the lead 10 of the stage 20, or in addition to the upper surface of the lead 10 around the place where the wire 70 is disposed, the insulating insulating material 80 for sealing is deposited The semiconductor chip 60 or the wire 70 may be encapsulated in the insulating material 80, and dust or moisture may be prevented from adhering to the semiconductor chip 60 or the wire 70.

또, 전술한 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법에 있어서는, 리드형성부상면의 단자부(14a)를 제외한 복수개의 리드형성부(10a)의 상면 및 측면 또는 복수개의 리드형성부(10a)의 하면 및 측면 또는 이에 더하여, 스테이지형성부(20a)의 측면과 이들 사이의 윤곽의 블라인드 홈(120)의 안쪽면에, 절연재(30, 32)를 연속하여 층상으로 피착한 후, 리드형성부상면의 단자부(14a) 또는 이에 더하여 스테이지형성부(20a)의 상면에 본딩용의 도금(50, 40)을 행해도 좋고, 이와 같이 해도, 전술한 제1, 제2, 제3 또는 제4 반도체장치용 패키지와 같은 작용을 갖는 반도체장치용 패키지를 형성할 수 있다.In the above-described method for manufacturing a package for a first, second, third or fourth semiconductor device, the upper surface and the side surfaces or the plurality of lead forming portions 10a except for the terminal portion 14a on the upper surface of the lead forming portion. Insulating materials 30 and 32 are successively layered on the lower surface and side surfaces of the two lead forming portions 10a or in addition to the inner surface of the blind groove 120 of the side forming portion 20a and the contour therebetween. After the deposition, the plating portions 50 and 40 for bonding may be applied to the terminal portion 14a on the upper surface of the lead forming portion or to the upper surface of the stage forming portion 20a. The semiconductor device package having the same function as that of the third or fourth semiconductor device package can be formed.

또, 전술한 제1 또는 제2 반도체장치, 제1 또는 제2 반도체장치의 제조방법에 있어서는, 리드하면의 단자부(12)에 땜납범프(90)을 형성하거나, 스테이지(20)의 하면에 땜납범프(100)를 형성하지 않고, 이들 단자부(12)나 스테이지(20)를 보드표면에 형성된 전자회로의 단자부나 스테이지접합부에, 이 들의 전자회로의 단자부나 스테이지접합부의 표면에 도포된 땜납 페이스트를 사용하여, 납땜 접속하여도 좋다.Moreover, in the manufacturing method of the 1st or 2nd semiconductor device mentioned above, the 1st or 2nd semiconductor device, the solder bump 90 is formed in the terminal part 12 of a lower surface of a lead, or solder is provided in the lower surface of the stage 20. Instead of forming the bumps 100, the solder pastes applied to the terminals of the electronic circuits or the stage junctions of the electronic circuits formed on the surface of the boards 12 or the stage 20 are applied to the surface of the terminals or stages of the electronic circuits. It may be used for solder connection.

또, 리드하면의 단자부(12)에 땜납범프(90)를 형성하거나, 스테이지(20)의 하면에 땜납범프(100)를 형성하거나 할 때에는 리드하면의 단자부(12)나 스테이지(20)의 하면에 주석도금 등의 도금을 행하고, 이들 면의 땜납의 습윤성을 향상시키면 좋다. 그리고, 이 들 면에, 땜납범프(90, 100)을 정확하게 형성할 수 있도록 하면 좋다.In addition, when the solder bump 90 is formed in the terminal portion 12 on the lower surface of the lead, or the solder bump 100 is formed on the lower surface of the stage 20, the lower surface of the terminal portion 12 or the stage 20 on the lower surface of the lead is lowered. It is good to perform plating on tin plating etc. on this and to improve the wettability of the solder of these surfaces. In this case, the solder bumps 90 and 100 may be formed accurately.

또, 전술한 제1 또는 제2 반도체장치용 패키지, 제1 또는 제2 반도체장치용 패키지의 제조방법에 있어서는, 리드(10) 하면으로 돌출 형성하는 단자부(12)의 선단을, 도35에 나타낸 바와같이 거의 역 Y자상으로 형성하거나, 도36에 나타낸 바와같이, 거의 구상으로 팽출형성하여, 단자부(12)의 주위면적을 넓히면 좋다. 단자부(12)에 땜납범프(90)를 정확하게 형성하거나, 단자부(12)를 보드표면에 형성된 전자회로의 단자부에 정확하게 납땜 접속할 수 있게 하면 좋다.In the method for manufacturing the first or second semiconductor device package or the first or second semiconductor device package, the tip of the terminal portion 12 protruding to the lower surface of the lead 10 is shown in Fig. 35. As shown in Fig. 36, it may be formed in a substantially inverted Y shape, or as shown in Fig. 36, it may be expanded in a substantially spherical shape to increase the peripheral area of the terminal portion 12. The solder bumps 90 may be accurately formed in the terminal portion 12, or the terminal portions 12 may be soldered to the terminal portion of the electronic circuit formed on the board surface accurately.

또, 전술한 제3 또는 제4 반도체장치용 패키지, 제3 또는 제4 반도체장치용 패키지의 제조방법에 있어서는, 도37 또는 도38에 나타낸 바와같이, 리드상면의 단자부(14)를 제외한 리드(10)의 상면 및 측면, 또는 이에 더하여, 스테이지(20)의 측면에, 에폭시수지, 폴리이미드수지등의 보강용절연재(170)를 연속하여 층상으로 피착하면 좋다. 그렇게 하여 절연재(32)에 더하여, 보강용절연재(170)를 거쳐서 복수개의 리드(10) 또는 이에 더하여 리드(10)와 스테이지(20)를 강력하게 일련적으로 결합시키면 좋다.In the above-described manufacturing method of the third or fourth semiconductor device package and the third or fourth semiconductor device package, as shown in FIG. 37 or FIG. 38, the lead except for the terminal portion 14 on the upper surface of the lead ( The upper and side surfaces of 10), or in addition to the side surface of the stage 20, a reinforcing insulating material 170 such as epoxy resin, polyimide resin, or the like may be deposited successively in layers. In this manner, in addition to the insulating material 32, the plurality of leads 10 or the leads 10 and the stage 20 may be strongly and serially coupled via the reinforcing insulating material 170.

또, 전술한 제3 반도체장치용 패키지, 제3 반도체장치용 패키지의 제조방법에 있어서는, 도39에 나타낸 바와같이, 스테이지(20)의 측면에 더하여 스테이지(20)의 하면에도, 절연재(32)를 연속하여 층상으로 피착하면 좋다. 그렇게 하여 스테이지(20)와 리드(10)를 절연재(32)로 강력하게 일련적으로 결합하면 좋다.In addition, in the above-described manufacturing method of the third semiconductor device package and the third semiconductor device package, as shown in FIG. 39, the insulating material 32 also appears on the lower surface of the stage 20 in addition to the side surface of the stage 20. What is necessary is just to deposit continuously in layer form. In this way, the stage 20 and the lead 10 may be strongly and serially coupled to the insulating material 32.

또, 전술한 제2 반도체장치, 제2 반도체장치의 제조방법에 있어서는, 도40, 도41에 나타낸 바와같이, 봉지용절연재(80)사이에 반도체칩(60)의 배면을 노출시켜, 칩의 배면에 고열방산성의 금속제등의 히트스프레더(160)를 피착하면 좋다. 그렇게 하여 반도체칩(60)이 발산하는 열을 히트스프레더(160)를 통해서, 반도체장치외부로 효율 좋게 방산할 수 있도록 하면 좋다.In the above-described manufacturing method of the second semiconductor device and the second semiconductor device, as shown in Figs. 40 and 41, the back surface of the semiconductor chip 60 is exposed between the sealing insulating materials 80, thereby providing the chip. What is necessary is just to deposit the heat spreader 160, such as a metal of high heat dissipation, on the back surface. In this way, the heat emitted by the semiconductor chip 60 may be efficiently dissipated to the outside of the semiconductor device through the heat spreader 160.

또, 전술한 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법에 있어서는, 금속판(110)에, 리드 프레임형성용 등의 긴 길이의 금속띠판을 사용하고, 그 금속띠판에 반도체장치용 패키지형성용의 윤곽의 블라인드 홈(120)으로 구획된 복수개의 리드형성부(10a) 또는 이에 더하여 스테이지형성부(20a)를 소정 피치로 복수조 나란히 형성하면 좋다. 그리고, 그 금속띠판을 사용하여 복수조의 제1, 제2, 제3 또는 제4 반도체장치용 패키지를 손질하지 않고 동시 형성할 수 있도록 하면 좋다.In the above-described method for manufacturing a package for a first, second, third or fourth semiconductor device, a metal strip plate of a long length, such as for forming a lead frame, is used for the metal plate 110, The plurality of lead forming portions 10a divided by the blind grooves 120 of the outline for forming a package for a semiconductor device, or in addition, the stage forming portions 20a may be formed side by side at a predetermined pitch. The metal band plate may be used to simultaneously form a plurality of sets of the first, second, third or fourth semiconductor device packages without being trimmed.

또, 본 발명의 제1, 제2, 제3 또는 제4 반도체장치용 패키지는 도42에 나타낸 바와같이, 본 발명의 제1 또는 제2 반도체장치나 그 밖의 전자부품을 1개 내지 여러개 실장하기 위한 마더보드에도 이용할 수 있다.In the first, second, third or fourth semiconductor device package of the present invention, as shown in Fig. 42, one to several first or second semiconductor devices or other electronic components of the present invention are mounted. It can also be used for motherboards.

이상 설명한 바와같이, 본 발명의 제1, 제2, 제3 또는 제4 반도체장치용 패키지와, 본 발명의 제1 또는 제2 반도체장치와, 이 들을 제조하기위한 본 발명의 제1, 제2, 제3 또는 제4 반도체장치용 패키지의 제조방법과, 본 발명의 제1 또는 제2 반도체장치의 제조방법에 의하면, BGA 타입의 반도체장치를 대신할 수 있는, 제조가 용이한 반도체장치형성용의 반도체장치용 패키지와, 패키지를 사용하여 형성된 제조가 용이한 반도체장치와, 이 들을 형성하기 위한 반도체장치용 패키지의 제조방법과 반도체장치의 제조방법을 제공할 수 있다.As described above, the package for the first, second, third or fourth semiconductor device of the present invention, the first or second semiconductor device of the present invention, and the first, second of the present invention for manufacturing them According to the manufacturing method of the package for a 3rd or 4th semiconductor device, and the manufacturing method of the 1st or 2nd semiconductor device of this invention, it is easy to manufacture a semiconductor device which can replace the BGA type semiconductor device. A semiconductor device package, an easy-to-manufacture semiconductor device formed using the package, a method for manufacturing a semiconductor device package for forming them, and a method for manufacturing a semiconductor device can be provided.

Claims (24)

복수개의 리드와 반도체칩탑재용의 스테이지가 소정간격씩 두고 나란히 배열되고, 상기 리드하면의 소정부위에 단자부가 돌출 형성되고, 상기 복수개의 리드의 상면 및 측면과 스테이지의 측면에 절연재가 연속하여 피착되며, 절연재를 거쳐서 상기 복수개의 리드와 스테이지가 일련적으로 결합되고, 상기 리드상면의 단자부와 반도체칩을 본딩하는 스테이지의 상면과 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 하는 반도체장치용패키지.A plurality of leads and stages for semiconductor chip mounting are arranged side by side at predetermined intervals, and terminal portions protrude from predetermined portions of the lower surface of the leads, and insulating materials are deposited on the upper and side surfaces of the plurality of leads and the side surfaces of the stage continuously. And the plurality of leads and stages are serially coupled through an insulating material, and the upper surface of the stage for bonding the terminal portion of the lead and the semiconductor chip and the terminal portion of the lower surface of the stage are exposed between the insulating materials. package. 복수개의 리드가 소정간격씩 두고 나란히 배열되고, 상기 리드하면의 소정부위에 단자부가 돌출 형성되고, 상기 복수개의 리드의 상면 및 측면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 상기 복수개의 리드가 일련적으로 결합되며, 상기 리드상면의 단자부와 리드하면의 단자부가 상기 절연재사이에 노출된 것을 특징으로 하는 반도체장치용패키지.A plurality of leads are arranged side by side at a predetermined interval, the terminal portion protrudes from a predetermined portion of the lower surface of the lead, the insulating material is deposited on the upper and side surfaces of the plurality of leads continuously, the plurality of leads through the insulating material And a terminal portion on the upper surface of the lead and a terminal portion on the lower surface of the lead are exposed between the insulating materials. 복수개의 리드와 반도체칩탑재용의 스테이지가 소정간격씩 두고 나란히 배열되고, 상기 복수개의 리드의 하면 및 측면과 스테이지의 측면에 절연재가 연속하여 피착되며, 절연재를 거쳐서 상기 복수개의 리드와 스테이지가 일련적으로 결합되고, 상기 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 하는 반도체장치용패키지.A plurality of leads and stages for semiconductor chip mounting are arranged side by side at predetermined intervals, and an insulating material is deposited on the lower surface, side surfaces, and side surfaces of the plurality of leads in succession, and the plurality of leads and stages are serially passed through an insulating material. And a terminal portion of the lower surface of the lead is exposed between the insulating materials. 복수개의 리드가 소정간격씩 두고 나란히 배열되고, 상기 복수개의 리드의 하면 및 측면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 상기 복수개의 리드가 일련적으로 결합되며, 상기 리드하면의 단자부가 상기 절연재 사이로 노출된 것을 특징으로 하는 반도체장치용패키지.A plurality of leads are arranged side by side at a predetermined interval, the insulating material is deposited on the lower surface and side surfaces of the plurality of leads continuously, the plurality of leads are coupled in series through an insulating material, the terminal portion of the lower surface of the lead is the insulating material A package for a semiconductor device, characterized in that exposed between. 제1항 내지 4항중 어느 한 항에 있어서, 리드상면의 단자부, 또는 이에 더하여, 스테이지의 상면에 본딩용의 도금이 행해진 것을 특징으로 하는 반도체장치용패키지.The semiconductor device package according to any one of claims 1 to 4, wherein plating for bonding is performed on the terminal portion of the upper surface of the lead or in addition to the upper surface of the stage. 제3항 또는 제4항에 있어서, 리드상면의 단자부를 제외한 복수개의 리드 상면 및 측면, 또는 이에 더하여, 스테이지의 측면에 보강용절연재가 연속하여 피착되고, 보강용절연재를 거쳐서 복수개의 리드, 또는 이에 더하여, 리드와 스테이지가 일련적으로 결합된 것을 특징으로 하는 반도체장치용패키지.The reinforcement insulating material is deposited on a plurality of lead upper and side surfaces except for the terminal portion of the lead upper surface, or in addition to the side surface of the stage, and the plurality of leads through the reinforcing insulating material. In addition, the package for a semiconductor device, characterized in that the lead and the stage are coupled in series. 제3항에 있어서, 스테이지의 측면에 더하여, 스테이지의 하면에 절연재가 연속하여 피착되고, 절연재를 거쳐서 리드와 상기 스테이지가 일련적으로 결합된 것을 특징으로 하는 반도체장치용패키지.4. The package for semiconductor devices according to claim 3, wherein an insulating material is continuously deposited on the lower surface of the stage in addition to the side surface of the stage, and a lead and the stage are sequentially coupled through the insulating material. 제1항, 제3항 기재의 반도체장치용 패키지의 스테이지의 상면에 반도체칩이 본딩되고, 칩 전극과 리드상면의 단자부가 전기적으로 접속되고, 상기 스테이지의 상면과 리드의 상면에 봉지용절연재가 피착되고, 봉지용 절연재 내부에 반도체칩이 봉지된 것을 특징으로 하는 반도체장치.A semiconductor chip is bonded to the upper surface of the stage of the package for semiconductor devices according to claim 1, the terminal portion of the chip electrode and the lead upper surface is electrically connected, and an insulating material for encapsulation is formed on the upper surface of the stage and the upper surface of the lead. And a semiconductor chip encapsulated in the insulating material for encapsulation. 제2항 또는 제4항 기재의 반도체장치용 패키지의 리드의 윗쪽에 반도체칩이 배치되어 칩의 전극이 상기 리드상면의 단자부에 전기적으로 접속되고, 상기 리드의 상면에 봉지용절연재가 피착되고, 봉지용 절연재 내부에 반도체칩이 봉지된 것을 특징으로 하는 반도체장치.A semiconductor chip is arranged on an upper side of a lid of the package for a semiconductor device according to claim 2 or 4, wherein the electrode of the chip is electrically connected to the terminal portion of the upper surface of the lead, and an insulating material for encapsulation is deposited on the upper surface of the lid. A semiconductor device comprising a semiconductor chip encapsulated in an insulating material for sealing. 제8항에 있어서, 리드하면의 단자부, 또는 이에 더하여 스테이지의 하면에 땜납범프가 형성된 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 8, wherein solder bumps are formed on the terminal portion of the lower surface of the lead or in addition to the lower surface of the stage. 제9항에 있어서, 봉지용절연재 사이로 반도체칩의 배면이 노출되고, 칩의 배면에 히트스프레더가 피착된 것을 특징으로 하는 반도체장치.10. The semiconductor device according to claim 9, wherein a back surface of the semiconductor chip is exposed between the sealing insulating materials, and a heat spreader is deposited on the back surface of the chip. a. 금속판상면의 소정부위를 에칭처리하여, 금속판상면에 윤곽의 블라인드 홈을 소정패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부와 스테이지 형성부를 나란히 형성하는 공정과;a. Etching a predetermined portion of the upper surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the upper surface of the metal plate, and forming a plurality of lead forming portions and a stage forming portion side by side separated by the blind groove of the contour on the metal plate; b. 상기 리드형성부상면의 단자부와 반도체칩을 본딩하는 스테이지 형성부의 상면을 제외한 상기 복수개의 리드형성부의 상면 및 측면과 스테이지형성부의 측면과 이들 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정과;b. The insulating material is continuously formed on the upper and side surfaces of the plurality of lead forming portions and the side of the stage forming portion and the inner surface of the blind groove of the contour therebetween except for the terminal portion of the upper surface of the lead forming portion and the upper surface of the stage forming portion for bonding the semiconductor chip. A process of depositing; c. 상기 금속판 하면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 아래의 금속판 하면 부분에 윤곽홈을 형성하고, 상기 윤곽홈에 의해 상기 복수개의 리드형성부 사이 및 리드형성부와 스테이지 형성부 사이를 분리하고, 복수개의 리드와 스테이지를 소정간격씩 두고 나란히 형성하는 동시에, 상기 윤곽홈 사이에 상기 절연재를 노출시켜, 상기 리드하면의 소정부위에 단자부를 돌출 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.c. A predetermined portion of the lower surface of the metal plate is etched to form a contour groove in the lower surface of the metal plate immediately below the blind groove of the contour, and between the plurality of lead forming portions and between the lead forming portion and the stage forming portion by the contour groove. And forming a plurality of leads and stages side by side at predetermined intervals, exposing the insulating material between the contour grooves, and protruding the terminal portions at predetermined portions of the lower surface of the leads. Method of manufacturing a package for a semiconductor device. a. 금속판상면의 소정부위를 에칭처리하여, 금속판상면에 윤곽의 블라인드 홈을 소정패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the upper surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the upper surface of the metal plate, and forming a plurality of lead forming portions side by side separated by the blind groove of the contour on the metal plate. b. 상기 리드형성부 상면의 단자부를 제외한 상기 복수개의 리드형성부의 상면 및 측면과 이들 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. And depositing an insulating material on the upper and side surfaces of the plurality of lead forming portions except the terminal portions of the upper surface of the lead forming portion and the inner surface of the blind groove of the contour therebetween. c. 상기 금속판하면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 아래의 금속판 하면 부분에 윤곽홈을 형성하고, 상기 윤곽홈에 의해 상기 복수개의 리드형성부 사이를 분리하고, 복수개의 리드를 소정간격씩 두고 나란히 형성하는 동시에, 상기 윤곽홈 사이에 상기 절연재를 노출시켜, 상기 리드 하면의 소정부위에 단자부를 돌출 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.c. A predetermined portion of the lower surface of the metal plate is etched to form a contour groove in the lower surface of the metal plate immediately below the blind groove of the contour, and the plurality of leads are separated between the plurality of lead forming portions by the contour groove. Forming side by side at intervals and exposing the insulating material between the contour grooves to protrude a terminal portion at a predetermined portion of the lower surface of the lead. a. 금속판 하면의 소정부위를 에칭처리하여, 상기 금속판 하면에 윤곽의 블라인드 홈을 소정패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부와 스테이지 형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the lower surface of the metal plate to form a blind groove of a contour in a predetermined pattern on the lower surface of the metal plate, and forming a plurality of lead forming portions and a stage forming portion arranged side by side in the metal plate by blind grooves of the contour. b. 상기 복수개의 리드형성부의 하면 및 측면과 스테이지형성부의 측면과 이들 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. And depositing an insulating material on the lower surface and side surfaces of the plurality of lead forming portions, the side surface of the stage forming portion, and the inner surface of the blind groove of the contour therebetween. c. 상기 리드형성부하면의 단자부 바로 아래의 상기 절연재부분을 제거하여, 상기 절연재 사이로 상기 단자부를 노출시키는 공정.c. Removing the portion of the insulating material immediately below the terminal portion under the lead forming portion to expose the terminal portion between the insulating materials. d. 상기 금속판상면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 위의 금속판 상면 부분에 윤곽홈을 형성하고, 상기 윤곽홈에 의해 상기 복수개의 리드형성부 사이 및 리드형성부와 스테이지 형성부 사이를 분리하고, 복수개의 리드와 스테이지를 소정간격씩 두고 나란히 형성하여, 상기 윤곽홈 사이로 상기 절연재를 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.d. A predetermined portion of the upper surface of the metal plate is etched to form a contour groove in the upper surface portion of the metal plate directly above the blind groove of the contour, and between the plurality of lead forming portions and between the lead forming portion and the stage forming portion by the contour groove. And forming a plurality of leads and stages side by side at predetermined intervals, thereby exposing the insulating material between the contour grooves. a. 금속판 하면의 소정부위를 에칭처리하여, 상기 금속판 하면에 윤곽의 블라인드 홈을 소정 패턴으로 형성하고, 상기 금속판에 상기 윤곽의 블라인드 홈으로 구획된 복수개의 리드형성부를 나란히 형성하는 공정.a. Etching a predetermined portion of the lower surface of the metal plate to form a blind groove of the contour in a predetermined pattern on the lower surface of the metal plate, and forming a plurality of lead forming portions arranged side by side in the metal plate by the blind groove of the contour. b. 상기 복수개의 리드형성부의 하면 및 측면과 그것들 사이의 상기 윤곽의 블라인드 홈의 안쪽면에 절연재를 연속하여 피착하는 공정.b. Continuously depositing an insulating material on the lower surface and side surfaces of the plurality of lead forming portions and the inner surface of the blind groove of the contour therebetween. c. 상기 리드형성부하면의 단자부 바로 아래의 상기 절연재부분을 제거하여, 상기 절연재 사이로 상기 단자부를 노출시키는 공정.c. Removing the portion of the insulating material immediately below the terminal portion under the lead forming portion to expose the terminal portion between the insulating materials. d. 상기 금속판상면의 소정부위를 에칭처리하여, 상기 윤곽의 블라인드 홈 바로 아래의 위의 금속판상면부분에 윤곽홈을 형성하고, 윤곽홈에 의해 상기 복수개의 리드형성부 사이를 분리하고 복수개의 리드를 소정간격씩 두고 나란히 형성하여 상기 윤곽홈 사이로 상기 절연재를 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.d. A predetermined portion of the upper surface of the metal plate is etched to form a contour groove in the upper portion of the upper surface of the metal plate immediately below the blind groove of the contour, and the plurality of leads are separated between the plurality of lead forming portions by the contour groove. Forming side by side at intervals to expose the insulating material between the contour grooves. 제12항 내지 제15항 중 어느 한항에 있어서, 리드형성부상면의 단자부, 또는 이에 더하여, 스테이지형성부의 상면에 본딩용의 도금을 행하는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.The method of manufacturing a package for a semiconductor device according to any one of claims 12 to 15, further comprising a step of performing plating for bonding to the terminal portion on the upper surface of the lead forming portion or to the upper surface of the stage forming portion. . 제14항 또는 제15항에 있어서, 리드상면의 단자부를 제외한 복수개의 리드의 상면 및 측면, 또는 이에 더하여, 스테이지의 측면에 보강용 절연재를 연속하여 피착하고, 보강용 절연재를 거쳐서 복수개의 리드, 또는 이에 더하여, 리드와 스테이지를 일련적으로 결합하는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.The reinforcement insulating material is continuously deposited on the top and side surfaces of the plurality of leads except for the terminal portion of the lead top surface, or in addition to the side surfaces of the stage, and the plurality of leads through the reinforcing insulating material. Or in addition, a step of serially coupling the leads and the stage. 제14항에 있어서, 스테이지의 측면에 더하여 스테이지의 하면에 절연재를 연속하여 피착하는 공정을 포함하는 것을 특징으로 하는 반도체장치용 패키지의 제조방법.The method of manufacturing a package for a semiconductor device according to claim 14, further comprising a step of continuously depositing an insulating material on the lower surface of the stage in addition to the side surface of the stage. a. 제12항, 제14항 기재의 반도체장치용 패키지의 제조방법으로 형성한 반도체장치용 패키지의 스테이지의 상면에, 반도체칩을 본딩하여, 칩의 전극과 리드상면의 단자부를 전기적으로 접속하는 공정.a. A step of bonding a semiconductor chip to an upper surface of a stage of a semiconductor device package formed by the method for manufacturing a semiconductor device package according to claim 12, wherein the electrode of the chip and the terminal portion of the lead upper surface are electrically connected. b. 상기 스테이지의 상면과 리드의 상면에 봉지용 절연재를 피착하여, 봉지용절연재내부에 반도체칩을 봉지하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.b. And depositing an insulating material for sealing on the upper surface of the stage and the upper surface of the lead, and encapsulating the semiconductor chip in the sealing insulating material. a. 제13항, 제15항 기재의 반도체장치용 패키지의 제조방법으로 형성한 반도체장치용 패키지의 리드의 윗쪽에, 반도체칩을 배치하고, 칩의 전극을 리드상면의 단자부에 전기적으로 접속하는 공정.a. A process of placing a semiconductor chip on top of a lead of a package for a semiconductor device formed by the method for manufacturing a package for a semiconductor device according to claim 13 and 15, and electrically connecting the electrode of the chip to the terminal portion of the upper surface of the lead. b. 상기 리드의 상면에 봉지용 절연재를 피착하여, 봉지용 절연재 내부에 반도체칩을 봉지하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법. .b. And depositing an insulating material for sealing on the upper surface of the lead and sealing the semiconductor chip in the insulating material for sealing. . 제19항에 있어서, 리드하면의 단자부, 또는 이에 더하여 스테이지 하면에 땜납범프를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.20. The method of manufacturing a semiconductor device according to claim 19, comprising the step of forming solder bumps on the terminal portion of the lower surface of the lead or in addition to the stage lower surface of the stage. 제20항에 있어서, 봉지용 절연재 사이에 반도체칩의 배면을 노출시키고, 칩 배면에 히트스프레더를 피착하는 공정을 포함하는 반도체장치의 제조방법.21. The method of manufacturing a semiconductor device according to claim 20, further comprising exposing the back surface of the semiconductor chip between the sealing insulators and depositing a heat spreader on the back surface of the chip. 제20항에 있어서, 리드 하면의 단자부, 또는 이에 더하여 스테이지 하면에 땜납범프를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.21. The method of manufacturing a semiconductor device according to claim 20, comprising the step of forming solder bumps on the terminal portion of the lower surface of the lead, or in addition to the lower surface of the stage. 제9항에 있어서, 리드 하면의 단자부, 또는 이에 더하여 스테이지의 하면에 땜납범프가 형성된 것을 특징으로 하는 반도체장치.10. The semiconductor device according to claim 9, wherein solder bumps are formed on the terminal portion of the lower surface of the lead or in addition to the lower surface of the stage.
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