KR100264858B1 - Method of checking section error in data transmission system - Google Patents

Method of checking section error in data transmission system Download PDF

Info

Publication number
KR100264858B1
KR100264858B1 KR1019970078166A KR19970078166A KR100264858B1 KR 100264858 B1 KR100264858 B1 KR 100264858B1 KR 1019970078166 A KR1019970078166 A KR 1019970078166A KR 19970078166 A KR19970078166 A KR 19970078166A KR 100264858 B1 KR100264858 B1 KR 100264858B1
Authority
KR
South Korea
Prior art keywords
transmission
data
parity
error
unit
Prior art date
Application number
KR1019970078166A
Other languages
Korean (ko)
Other versions
KR19990058082A (en
Inventor
박상기
배성진
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970078166A priority Critical patent/KR100264858B1/en
Publication of KR19990058082A publication Critical patent/KR19990058082A/en
Application granted granted Critical
Publication of KR100264858B1 publication Critical patent/KR100264858B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H04L1/0063—Single parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

PURPOSE: A method for checking errors in a block of a data transmission system is provided to check the generation of errors in a signal transmission block at an on-line state and in parallel transmission. CONSTITUTION: A data processor(2) of a transmission party processes inputted parallel data, to transmit the data to a data processor(8) of a Unit-2 in a receiving party in parallel. A parity check circuit(12) transmits a result of a parity check by the unit of bit for transmission data in a parity bit through a line(L1). The receiving party receiving the parallel data and parity bit checks a parity in a same manner with the transmission party in received data, and compares a checked result with the parity bit, to confirm the generation of errors.

Description

데이터 전송시스템의 구간에러 체크방법 {METHOD OF CHECKING SECTION ERROR IN DATA TRANSMISSION SYSTEM}How to check section error of data transmission system {METHOD OF CHECKING SECTION ERROR IN DATA TRANSMISSION SYSTEM}

본 발명은 데이터 전송시스템에 관한 것으로, 특히, 온라인 상태에서 데이터 전송에 관한 구간에러를 쉽고 간단히 체크할 수 있는 방법에 관한 것이다.The present invention relates to a data transmission system, and more particularly, to a method for easily and simply checking for section errors related to data transmission in an online state.

통상적으로, 데이터 전송시스템의 유닛과 유닛간에 또는 쉘프와 쉘프간에 데이터의 전송시 전송선로상의 장애에 기인하여 데이터의 전송에러가 흔히 발생된다. 따라서, 그러한 데이터 전송에 대한 에러유무를 확인하는 작업이 필요하게 된다. 전송시스템의 성능은 에러없이 얼마나 데이터를 정확하게 전송할 수 있는 가에 달려있다. 그러나, 실제의 데이터 전송시 다양한 이유로 인해 전송상에 에러가 발생하게 되는 것이다. 따라서, 에러의 발생시 에러의 발생위치를 쉽게 정확하게 찾을 수 있다면 이는 운용자의 유지 보수면에서 유용한 편리를 제공하게 될 것임에 틀림없다.Typically, data transmission errors often occur due to disturbances in transmission lines in the transmission of data between units and between units of a data transmission system or between shelves and shelves. Therefore, there is a need for checking the presence of errors for such data transmission. The performance of the transmission system depends on how accurately the data can be transmitted without error. However, in actual data transmission, errors occur on the transmission for various reasons. Thus, if an error occurrence position can be easily and accurately found when an error occurs, this must provide a useful convenience in terms of maintenance of the operator.

최근의 전송시스템중 동기식 전송장치는 SDH(Syncronous Digital Hierarchy)계위를 따르고 있다. 이는 SOH(Section Over Head) 바이트를 이용한 대국통신방식으로 망감시의 효율성과 운용의 편리성을 제공하고 있다. 여기에서도 전송로상의 구간과 구간사이의 에러유무확인은 시스템의 운용 및 유지보수 측면에서 매우 중요하게 대두된다. 특히 최근 전송장치의 다양한 기능구현에 따른 접속의 다양화로 상호접속점이 증가되는 추세에 있으므로, 접속구간사이의 에러체크를 위한 경제적이고 효율적인 방법이 더욱 필요하게 되었다. 전통적으로 동기식 전송장치에서 전송선로상의 상태장애는 SOH 바이트의 일부인 패리티 바이트 예컨대 B1,B,또는 B3바이트의 생성 및 검출에 의해 확인할 수 있다. 그러나 STM-1 프로세싱을 수행하지 않는 구간의 경우 SOH바이트를 이용한 구간장애 탐색이 불가능하므로 그 구간의 에러체크를 위해 테스트 패턴의 생성 및 검출과 같은 방법을 사용하게 된다. 그러나, 이 경우는 오프 라인상태에서만 그 검출이 가능하다.Synchronous transmission devices in recent transmission systems follow the SDH (Syncronous Digital Hierarchy) level. This is a communication method using SOH (Section Over Head) byte, which provides the efficiency of network surveillance and convenience of operation. Here too, it is very important to check whether there is an error between the sections on the transmission line and in terms of system operation and maintenance. In particular, since the interconnection points are increasing due to the diversification of the connection according to various functions of the transmission apparatus, an economical and efficient method for error checking between the connection sections is required. Traditionally, in a synchronous transmission device, a state fault on a transmission line can be confirmed by generating and detecting parity bytes, such as B1, B, or B3 bytes, which are part of the SOH byte. However, in case of section that does not perform STM-1 processing, it is impossible to search section error using SOH byte. Therefore, a method such as generating and detecting a test pattern is used for error checking of the section. In this case, however, the detection is possible only in the offline state.

종래의 데이터 전송 시스템에서 구간에러 체크방법은 크게 온라인 상태에서 체크하는 것과 오프라인 상태에서 체크하는 것으로 대별된다. 도 1은 오프라인 상태에서 구간에러를 체크하는 것을 보인 예로서 도면이고 도 2는 온라인 상태에서 체크하는 것을 보인 도면이다.In the conventional data transmission system, the section error checking method is roughly classified into an online check and an offline check. 1 is a diagram illustrating an example of checking a section error in an offline state, and FIG. 2 is a diagram illustrating a check in an online state.

종래의 데이터 전송시스템의 구간에러 체크를 위한 장치 블록도로서 도시된 도 1을 참조하면, 데이터 프로세서 2, PRBS발생기 4, 및 멀티플렉서 6을 포함하는 유닛 1과 프로세서 8 및 검출기 10을 포함하는 유닛 2(또는 쉘프 1과 쉘프 2)간의 데이터 전송시, 오프라인 상태에서 구간 선로상의 데이터 에러를 확인하는 스킴이 나타나타 있다. 유닛 1에서는 선택(select)신호에 의해 PRBS(Psudo Random Bit Sequency)발생기 4에서 생성된 에러체크를 위한 테스트 패턴이 2:1 멀티플렉서 6를 통해 유닛 2로 송출된다. 유닛 2의 PRBS검출기 10는 수신한 신호로부터 테스트 패턴을 검출하게 된다. 이 때, 정상적으로 테스트 패턴이 검출되면 유닛 1에서 유닛 2사이로의 전송구간에는 에러가 없음이 상기 검출기 10에 의해 체크되고, 비정상적으로 테스트 패턴이 검출되면 에러가 발생되었음이 검출기 10의 출력으로 나타난다. 여기서, 상기 PRBS 테스트 패턴 발생기 4와 검출기 10는 본 분야에서 잘 알려진 회로이므로 그 기능 및 동작의 특성에 대한 더 이상의 설명은 생략한다. 한편, 온라인상태에서 행해지는 데이터의 전송경우에, 유닛 1은 2:1 멀티플렉서 6를 통해 데이터 프로세서 2의 데이터 출력신호를 유닛 2로 전송하며, 유닛 2는 수신한 데이터를 처리하고 또 다른 접속경로로 데이터를 출력하게 된다.Referring to FIG. 1, which is shown as an apparatus block diagram for checking an interval error of a conventional data transmission system, a unit 1 including a data processor 2, a PRBS generator 4, and a multiplexer 6, and a unit 2 including a processor 8 and a detector 10. When transferring data between (or Shelf 1 and Shelf 2), a scheme for checking data errors on section lines in the offline state is shown. In unit 1, a test pattern for error checking generated by a pseudo random bit sequence (PRBS) generator 4 is transmitted to a unit 2 through a 2: 1 multiplexer 6 by a select signal. The PRBS detector 10 of the unit 2 detects a test pattern from the received signal. At this time, if the test pattern is normally detected, the detector 10 checks that there is no error in the transmission section between the unit 1 and the unit 2, and if the test pattern is abnormally detected, the output of the detector 10 indicates that an error has occurred. Here, since the PRBS test pattern generator 4 and the detector 10 are well known circuits in the art, further description of the functions and characteristics of the operation will be omitted. On the other hand, in the case of data transmission performed online, unit 1 transmits the data output signal of data processor 2 to unit 2 through 2: 1 multiplexer 6, which processes the received data and performs another connection path. Will output the data.

상기한 도 1의 장치로써 오프라인 상태에서의 에러를 체크하는 방법은 다음과 같은 문제점을 가진다. 첫째로, 온라인 상태에서는 구간에러 체크가 불가능하여 정상동작중 에러가 발생하면 운용중인 선로를 차단한 후 오프라인 상태에서 에러검출을 해야하므로 시스템의 운용 유지측면에서 불리하다. 둘째로, 부가적으로 PRBS발생기 및 2:1멀티플렉서, PRBS검출기등의 회로가 필요하므로 장치의 구현이 복잡하고 원가상승의 부담이 있다. 셋째로, 시리얼 접속의 경우에 제공되고 병렬접속의 경우에 그 적용이 어렵다.The method for checking for errors in the offline state with the apparatus of FIG. 1 has the following problems. First, it is disadvantageous in terms of the maintenance of the system because it is impossible to check the section error in the online state, so if an error occurs during normal operation, the operating line must be blocked and the error must be detected in the offline state. Secondly, additional circuits such as a PRBS generator, a 2: 1 multiplexer, a PRBS detector, and the like are required, resulting in a complicated implementation of the apparatus and a burden of cost increase. Third, it is provided in case of serial connection and its application is difficult in case of parallel connection.

한편, 온라인 상태에서 구간에러를 검출하는 종래의 방법은 도 2를 참조하여 설명된다. 도 2에는 종래의 데이터 전송시스템의 구간에러를 온라인상태에서 체크를 위한 장치 블록도가 나타난다. 이는 유닛 1과 유닛 2사이의 통신이 미리규정된 프레임 구조를 가지는 경우에 다중화/역다중화를 통해 이루어지는 것으로, 프레임 구조상의 패리티 비트를 이용하여 체크하는 방법이다. 패리티 체크회로 12 및 다중화를 위한 데이터 멀티플렉서 14로 구성된 유닛 1에서, 패리티 체크회로 12는 수신한 데이터로부터 패리티 체크를 행하여 그 결과를 데이터 멀티플렉서 14의 출력될 프레임 구조내에 할당된 패리티 비트에 삽입되게 한다. 상기 멀티플렉서 14의 데이터는 유닛 2의 데이터 디멀티플렉서 16로 인가된다. 유닛 2에서 데이터 디멀티플렉서 16를 통해 디멀티플렉싱을 하여 추출된 데이터는 패리티 체크회로 20에 의해 패리티 체크가 수행된다. 패리티 검출기 18는 유닛 1에서 송출한 패리티 비트의 값을 검출한다. 상기 검출기 18와 체크회로 20에서 출력된 두 값은 에러검출기 22에 의해 비교된다. 비교의 결과 두 값이 동일하면 에러가 없음으로 판단되고 다르면 구간선로상에서 에러가 발생하였음이 에러신호로서 생성된다.On the other hand, the conventional method for detecting the section error in the online state is described with reference to FIG. 2 is a block diagram of an apparatus for checking a section error online in a conventional data transmission system. This is performed through multiplexing / demultiplexing when communication between unit 1 and unit 2 has a predefined frame structure, and is a method of checking using parity bits on the frame structure. In unit 1 consisting of parity check circuit 12 and data multiplexer 14 for multiplexing, parity check circuit 12 performs a parity check from the received data and inserts the result into a parity bit allocated in the frame structure to be output of data multiplexer 14. . The data of the multiplexer 14 is applied to the data demultiplexer 16 of unit 2. The parity check is performed by the parity check circuit 20 on the data extracted by demultiplexing through the data demultiplexer 16 in the unit 2. Parity detector 18 detects the value of the parity bit sent out from unit 1. The two values output from the detector 18 and the check circuit 20 are compared by the error detector 22. As a result of the comparison, if the two values are the same, it is determined that there is no error, and if it is different, an error occurs on the section line as an error signal.

그러나, 상기한 온라인 상태에서의 검출은 다음과 같은 문제를 가진다. 첫째로, 규정된 구조에 의한 다중화 역다중화구조의 경우에만 적용이 가능하므로 적용의 범위가 제한된다. 여전히 이 방법은 시리얼 접속에서만 이용되므로 병렬 바이트단위의 접속에서는 그 적용이 어렵다.However, the above-described detection in the online state has the following problem. First, the scope of application is limited because it is applicable only to the multiplexed demultiplexed structure by the prescribed structure. This method is still only used for serial connections, so it is difficult to apply for parallel byte connections.

따라서, 상기한 문제들을 확실히 해결할 수 있는 데이터 전송시스템의 구간에러 체크방법이 절실히 요망된다.Therefore, there is an urgent need for a section error checking method of the data transmission system that can reliably solve the above problems.

따라서 본 발명의 목적은 신호전송구간에서의 에러발생유무를 온라인 상태에서 간단하면서도 효과적으로 체크하는 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a simple and effective method for checking whether an error occurs in a signal transmission section in an online state.

본 빌명의 다른 목적은 데이터 전송시스템의 유지보수의 편리성을 도모함에 있다.Another object of the present invention is to facilitate the maintenance of a data transmission system.

본 발명의 또 다른 목적은 병렬전송에서의 에러발생유무를 간단히 체크할 수 있는 개선된 방법을 제공함에 있다.It is another object of the present invention to provide an improved method for simply checking whether an error occurs in parallel transmission.

상기한 목적을 달성하기 위해 본 발명은, 운용중인 상태에서 임의의 전송지점의 전송유닛에서 N비트로 구성된 송신 데이터에 대해 짝수 및 홀수 패리티 방식으로 패리티 비트를 생성한 후 이를 할당된 핀을 통해 수신지점으로 송출하고, 수신지점의 수신유닛에서 상기 전송지점의 유닛과 동일한 방식으로 패리티 비트를 생성한 후 이를 상기 핀을 통해 송출되는 전송지점의 패리티 비트와 서로 비교하여 에러유무를 체크하는 것을 특징으로 한다.In order to achieve the above object, the present invention is to generate a parity bit in the even and odd parity scheme for the transmission data consisting of N bits in the transmission unit of any transmission point in the operating state, and then the receiving point through the assigned pin And parity bits are generated in the receiving unit of the receiving point in the same manner as the transmitting point unit, and then compared with the parity bits of the transmitting point transmitted through the pin to check whether there is an error. .

본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.Other objects and advantages of the invention will be apparent from the following description taken in conjunction with the accompanying drawings.

도 1 및 도 2는 각기 종래의 데이터 전송시스템의 구간에러 체크를 위한 장치 블록도1 and 2 are device block diagrams for checking section errors of a conventional data transmission system, respectively.

도 3은 본 발명의 실시예에 따른 데이터 전송시스템의 구간에러 체크를 위한 장치 블록도3 is a block diagram of an apparatus for checking an interval error of a data transmission system according to an exemplary embodiment of the present invention.

도 4는 도 3중 패리티 체크회로의 12,20의 세부회로도4 is a detailed circuit diagram of 12 and 20 of the parity check circuit of FIG.

데이터 전송시스템의 구간에러 체크방법에 대한 본 발명의 바람직한 실시예가 상세히 설명된다.A preferred embodiment of the present invention for the section error checking method of the data transmission system is described in detail.

본 발명의 실시예에 따른 데이터 전송시스템의 구간에러 체크를 위한 장치 블록도인 도 3을 참조하면, 임의의 데이터 전송유닛측은 주 데이터를 처리하기 위한 데이터 프로세서부 2와 생성된 데이터로부터 패리티 체크를 위한 패리티 비트를 생성 및 체크하는 패리티 체크회로 12로 이루어지고, 수신측의 수신유닛은 주 데이터를 처리하기 위한 데이터 프로세서부 8와 수신된 데이터로부터 패리티 체크를 위한 패리티 체크회로 20와 송신측의 패리티 체크결과와 비교하여 에러의 유무를 체크하는 에러검출기 23으로 이루어진다. 상기 패리티 체크는 송신측과 수신측이 동일한 회로를 사용하여 동일한 방법으로 행하며, 패리티 생성은 도 4와 같이 구성할 수 있다.Referring to FIG. 3, which is an apparatus block diagram for checking an interval error of a data transmission system according to an embodiment of the present invention, an arbitrary data transmission unit side performs a parity check from data generated by the data processor unit 2 for processing main data. And a parity check circuit 12 for generating and checking parity bits for the receiver, wherein the receiving unit on the receiving side comprises a data processor 8 for processing main data, a parity check circuit 20 for parity checking from the received data, and a parity on the transmitting side. It consists of an error detector 23 which checks the presence or absence of an error in comparison with the check result. The parity check is performed in the same manner using the same circuit as the transmitting side and the receiving side, and parity generation can be configured as shown in FIG.

도 3중 패리티 체크회로 12,20로서 채용되는 도 4를 참조하면, 전송유닛에서 8비트로 구성된 송신 데이터에 대해 짝수 및 홀수 패리티 방식으로 패리티 비트를 생성한 후 이를 할당된 경로 L1을 통해 수신지점으로 송출하기 위한 구성이 나타난다. 상기 도 4는 상기 송신 데이터의 인접비트끼리를 각기 배타적으로 논리합한 결과를 출력하는 익스크루시브 오아 게이트들 120-123과, 상기 익스크루시브 오아 게이트들 120-123의 각 출력을 서로 배타적 논리합으로서 비교하기 위한 익스크루시브 오아 게이트들 124,125와, 상기 익스크루시브 오아 게이트들 124,125의 출력이 서로 동일한지 아닌지의 결과를 최종적으로 비교하는 익스크루시브 오아 게이트 126과, 인가되는 클럭에 응답하여 상기 게이트 126의 출력을 패리티 비트로서 래치출력하는 래치부 127로 구성된다. 상기 래치부 127은 D플립플롭으로 구성할 수 있다. 따라서, 도 4를 도 3내의 패리티 체크회로 12에 채용시, 8개의 데이터 선로와는 별도로 독립된 하나의 경로 L1을 통해 패리티 체크결과를 가리키는 정보인 패리티 비트 데이터는 실시간으로 전송된다. 따라서, SOH를 이용하며 에러탐색이 불가능한 바이트 단위의 전송구간에서도 온라인상태에서 효율적으로 에러를 체크할 수 있게 된다.Referring to FIG. 4, which is employed as a parity check circuit 12 and 20 of FIG. 3, a parity bit is generated in an even and odd parity scheme for 8-bit transmission data in a transmission unit, and then, the parity bit is generated to a reception point through an assigned path L1. The configuration for sending appears. 4 shows the exclusive OR gates 120-123 outputting the result of exclusively ORing adjacent bits of the transmission data, and the outputs of the exclusive OR gates 120-123 are exclusive ORs. Exclusive ora gates 124, 125 for comparison, Exclusive ora gates 126 for finally comparing a result of whether or not the outputs of the exclusive ora gates 124, 125 are the same, and the gate in response to an applied clock The latch unit 127 latches the output of 126 as a parity bit. The latch unit 127 may be configured as a D flip flop. Therefore, when FIG. 4 is employed in the parity check circuit 12 in FIG. 3, parity bit data, which is information indicating a parity check result, is transmitted in real time through one path L1 independent of eight data lines. Therefore, even in a byte-by-byte transmission section in which SOH is used and error detection is impossible, an error can be checked efficiently in an online state.

도 3의 전체동작을 설명한다. 전송측의 데이터 프로세서는 입력된 병렬 데이터를 처리하여 수신측의 유닛 2의 데이터 프로세서 8로 병렬전송한다. 이와 동시에 패리티 체크회로 12는 상기 송신 데이터에 대하여 비트 단위로 패리티 체크를 한 결과를 패리티 비트로서 라인 L1을 통해 전송한다. 상기 라인 L1은 상기회로 12의 미리설정된 핀과 수신지점의 에러검출기 23의 수신핀사이에 접속되어 있다. 상기 병렬 데이터와 패리티 비트를 받은 수신측은 수신된 데이터로부터 송신과 동일한 방법으로 패리티 체크를 행하고 그 결과를 상기 수신되는 패리티 비트와 비교를 하여 에러유무를 확인한다. 송신측과 수신측의 패리티 체크는 동일한 회로를 사용하여 동일한 방법으로 행하므로, 유닛간 또는 쉘프간에 전송에러가 없다면 상기 에러 검출기 23에 인가되는 두 입력은 서로 동일한 상태로 되고, 있다면 두 입력은 서로 다른 상태로 된다. 따라서, 두 입력이 서로 다른 상태로 인가되는 경우에만 상기 에러검출기 23은 패리티 에러를 출력한다. 상기한 방법으로 데이터의 전송을 모니터링하는 본 발명은 신호의 전송이 여러 유닛 혹은 쉘프간를 통해 이루어지는 시스템의 경우에 어느 구간에서 에러가 발생하였는지를 간단히 쉽게 확인할 수 있으므로 시스템의 유지 보수를 보다 편리하게 제공한다.The overall operation of FIG. 3 will be described. The data processor on the transmitting side processes the input parallel data and transmits the parallel data to the data processor 8 of unit 2 on the receiving side. At the same time, the parity check circuit 12 transmits the parity check result in bits on the transmission data through the line L1 as parity bits. The line L1 is connected between the predetermined pin of the circuit 12 and the receiving pin of the error detector 23 at the receiving point. The receiving side receiving the parallel data and the parity bit performs a parity check from the received data in the same manner as the transmission, and compares the result with the received parity bit to confirm whether there is an error. Since the parity check of the transmitting side and the receiving side is performed in the same way using the same circuit, if there is no transmission error between units or shelves, the two inputs applied to the error detector 23 are in the same state. It is in a different state. Therefore, the error detector 23 outputs a parity error only when two inputs are applied in different states. The present invention, which monitors the transmission of data in the above-described manner, provides a more convenient maintenance of the system because it is easy to check in which section an error occurred in the case of a system in which signal transmission is carried out through several units or shelves. .

전술된 바와같이 본 발명의 실시예는 구간에러의 체크를 효율적으로 제공하는 것에 대하여 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.As described above, the embodiment of the present invention has been described with regard to efficiently providing the checking of the section error, but it is a matter of course that various changes and modifications can be made within the range allowed by the matter.

상기한 본 발명에 따르면, 병렬전송시 온라인 상태에서도 간단하면서 효과적으로 에러를 체크할 수잇는 효과가 있다. 따라서, 시스템의 유지보수의 편리성을 증대시키는 이점이 있다.According to the present invention described above, there is an effect that the error can be checked simply and effectively even in the online state during parallel transmission. Therefore, there is an advantage of increasing the convenience of maintenance of the system.

Claims (5)

데이터 전송시스템의 에러체크 방법에 있어서, 운용중인 상태에서 임의의 전송지점의 전송유닛에서 소정비트로 구성된 송신 데이터에 대해 짝수 및 홀수 패리티 방식으로 패리티 비트를 생성한 후 이를 상기 송신 데이터의 전송 경로와는 별도로 할당된 경로를 통해 수신지점으로 송출하고, 수신지점의 수신유닛에서 상기 전송지점의 유닛과 동일한 방식으로 패리티 비트를 생성한 후 이를 상기 경로를 통해 수신되는 상기 전송지점의 패리티 비트와 서로 비교하여 에러유무를 체크하는 것을 특징으로 하는 방법.In the error checking method of a data transmission system, a parity bit is generated in an even and odd parity scheme for transmission data composed of predetermined bits in a transmission unit at an arbitrary transmission point in an operating state, and then the parity bit is generated from the transmission path of the transmission data. It transmits to the receiving point through the separately assigned path, generates parity bits in the same way as the transmitting point unit in the receiving unit of the receiving point and compares them with the parity bits of the transmitting point received through the path. Method for checking the presence of errors. 제1항에 있어서, 상기 전송 시스템은 동기식으로 운용됨을 특징으로 하는 방법.The method of claim 1 wherein the transmission system is operated synchronously. 제1항에 있어서, 상기 송신 데이터는 병렬 데이터임을 특징으로 하는 방법.The method of claim 1, wherein the transmission data is parallel data. 제1항에 있어서, 상기 패리티 비트의 경로는 상기 데이터의 전송경로와는 별도로 분리되며 설정된 핀을 통해 직접적으로 전송됨을 특징으로 하는 방법.The method of claim 1, wherein the path of the parity bit is separated from the transmission path of the data and transmitted directly through a set pin. 병렬 데이터 전송시스템의 구간 에러체크 방법에 있어서, 온라인 상태에서 임의의 전송지점의 전송유닛측에서는 N비트로 구성된 송신 데이터에 대해 패리티 비트를 생성한 후 이를 상기 송신 데이터의 전송 경로와는 별도로 할당된 핀을 통해 수신지점으로 송출하고, 수신지점의 수신유닛측에서는 상기 전송지점의 유닛측과 동일한 방식으로 패리티 비트를 생성한 후 이를 상기 핀을 통해 전송되어 수신되는 상기 패리티 비트와 서로 비교하여 에러유무를 비트단위로 체크하는 것을 특징으로 하는 방법.In the section error checking method of a parallel data transmission system, a parity bit is generated for transmission data consisting of N bits on a transmission unit side of an arbitrary transmission point in an online state, and a pin allocated separately from the transmission path of the transmission data is generated. The parity bit is generated in the same way as the unit side of the transmission point, and then compared with the parity bit transmitted through the pin to receive the error. How to check.
KR1019970078166A 1997-12-30 1997-12-30 Method of checking section error in data transmission system KR100264858B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970078166A KR100264858B1 (en) 1997-12-30 1997-12-30 Method of checking section error in data transmission system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970078166A KR100264858B1 (en) 1997-12-30 1997-12-30 Method of checking section error in data transmission system

Publications (2)

Publication Number Publication Date
KR19990058082A KR19990058082A (en) 1999-07-15
KR100264858B1 true KR100264858B1 (en) 2000-09-01

Family

ID=19529754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970078166A KR100264858B1 (en) 1997-12-30 1997-12-30 Method of checking section error in data transmission system

Country Status (1)

Country Link
KR (1) KR100264858B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950002391A (en) * 1993-06-30 1995-01-04 김광호 Ghost removal method and device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950002391A (en) * 1993-06-30 1995-01-04 김광호 Ghost removal method and device

Also Published As

Publication number Publication date
KR19990058082A (en) 1999-07-15

Similar Documents

Publication Publication Date Title
US5517519A (en) Apparatus for repowering and monitoring serial links
US5367395A (en) Apparatus for detection and location of faults in two-way communication through single optical path
HU219747B (en) Synchronizing method
US5696788A (en) Circuit for searching fault location in a device having a plurality of application specific integrated circuits
IE66924B1 (en) A method and a device for supervising and testing majority voting
US4592044A (en) Apparatus and method for checking time slot integrity of a switching system
KR100264858B1 (en) Method of checking section error in data transmission system
US6490317B1 (en) Data, path and flow integrity monitor
US5130980A (en) Data communication system with protection of error propagation
KR100518079B1 (en) Error Checking Apparatus For Data Channel
JP4412068B2 (en) Uninterruptible switching system, uninterruptible switching method, and communication station used therefor
US5742413A (en) Circuit of duplexing supervisory control modules for use in a data transmission system
GB2158326A (en) Testing arrangements of a digital switching systems
JPH1093536A (en) Inter-unit interface system for transmitter
KR960000418Y1 (en) Checking device of communication line state
KR100617685B1 (en) Fault detection circuit on duplicated serial communication bus in a interprocessor communication
JP2956391B2 (en) Subscriber line interface of optical subscriber transmission equipment
JPH0799531A (en) Path monitor system
JP2993166B2 (en) Synchronization failure detection circuit
JP3051026B2 (en) Parity operation circuit and operation method thereof
JPS6318750A (en) Line blocking system for line editing device
EP1429483B1 (en) Signaling of defects for HW supported protection switching inside an optical cross-connected system
JP4336791B2 (en) Line switching apparatus and line switching method
JP3016280B2 (en) In-device monitoring method
JPH11252079A (en) Device and method for detection and/or measurement of wrong connection time in communication network

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080513

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee