KR100253646B1 - Signature circuit of semiconductor memory device - Google Patents

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Abstract

PURPOSE: A signature circuit of semiconductor memory device is provided to prevent a leakage current, through the third power source terminal, which causes a DC voltage drop by storing information of power source affecting the operation of a memory device. CONSTITUTION: The circuit includes first and second powers(VIN_VDD,VIN_GND), first and second terminals(20,30), a buffer(100), the third terminal(40), a pad(10), a switch(200) and a resistance circuit. The first and second powers are selectively connected to a corresponding one of the first and second terminals. The buffer outputs as a switch control signal by buffering one of the first and second powers from a selected one of the first and second terminals. The third terminal supplies the third power. An information detecting signal for detecting information is applied to the pad. The switch is connected to the third terminal and turned on/off in response to the switch control signal. The resistance circuit is located between the switch and the pad.

Description

반도체 메모리 장치의 시그너쳐 회로(signature circuit of semicondoctor memory device)Signature circuit of semicondoctor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치에 대한 소정 정보를 저장하여 패키지 상태에서 상기 소정 정보를 판별할 수 있는 반도체 메모리 장치의 시그너쳐(signature) 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a signature circuit of a semiconductor memory device capable of storing predetermined information about a semiconductor memory device and determining the predetermined information in a package state.

반도체 메모리 장치의 ×1/×4/×8/×16 등과 같은 입출력 구조는 메탈 또는 패키지 와이어 본딩(package wire bonding)에 의하여 구현될 수 있으며 결함이 있는 메모리 셀은 용량 구제(redundant) 회로에 의하여 구제될 수 있다. 통상적으로, 위와 같은 방법을 사용할 경우 외부에서 핀으로 소정 신호를 인가함으로서 메모리 칩의 입출력 구조, 프라임 다이(prime die), 그리고 리페어 다이(repaired die) 등에 관한 정보를 알수 있다. 롬(ROM)과 같은 반도체 메모리 장치는 셀 어레이에 특정 정보를 저장하게 되지만 스태택 램(SRAM) 또는 다이나믹 램(DRAM)과 같은 반도체 메모리 장치는 스그너쳐 회로를 이용하여 특정 정보를 저장하게 된다. 이러한 signature 회로는 외부에서 소정 신호를 핀으로 인가할 경우 흐르는 전류의 양에 따라 미리 저장되어 있는 정보를 검출할 수 있다. 이러한 signature 회로는 칩의 정상적인 동작 모드에서 핀 누설 전류(pin leackage current)와 같은 전류 특성에 영향을 주지말아야 한다. 다시말해서, 칩이 정상적인 동작 상태에서 핀으로 소정 신호가 인가되더라도 상기 signature 회로로 전류가 흐르지 않아야만 된다.Input / output structures such as × 1 / × 4 / × 8 / × 16 of semiconductor memory devices may be implemented by metal or package wire bonding, and defective memory cells may be formed by capacitive redundancy circuits. Can be saved. In general, when the above method is used, information about an input / output structure of a memory chip, a prime die, and a repaired die may be obtained by applying a predetermined signal to a pin from the outside. A semiconductor memory device, such as a ROM, stores specific information in a cell array, but a semiconductor memory device, such as a stack RAM or a dynamic RAM, stores a specific information by using a signature circuit. Such a signature circuit can detect information stored in advance according to the amount of current flowing when a predetermined signal is applied to a pin from the outside. This signature circuit should not affect current characteristics such as pin leackage current in the chip's normal operating mode. In other words, no current should flow into the signature circuit even if a predetermined signal is applied to the pin under normal operation.

이러한 시그너쳐 회로는 외부에서 소정 신호를 핀으로 인가할 경우 흐르는 전류의 양에 따라 미리 저장되어 있는 정보를 검출할 수 있다. 이러한 시그너쳐 회로는 칩의 정상적인 동작 모드에서 핀 누설 전류(pin leackage current)와 같은 전류 특성에 영향을 주지말아야 한다. 다시말해서, 칩이 정상적인 동작 상태에서 핀으로 소정 신호가 인가되더라도 상기 시그너쳐 회로로 전류가 흐르지 않아야만 된다.Such a signature circuit may detect information stored in advance according to the amount of current flowing when a predetermined signal is applied to a pin from the outside. This signature circuit should not affect current characteristics such as pin leackage current in the chip's normal operating mode. In other words, no current should flow into the signature circuit even if a predetermined signal is applied to the pin in the chip's normal operating state.

도 1에는 종래 기술에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 상세 회로도가 도시되어 있다.1 is a detailed circuit diagram illustrating a signature circuit of a semiconductor memory device according to the prior art.

도 1을 참조하면, 시그너쳐 회로는 와이어 본드시 소정 핀과 접속되는 패드(10), 모드선택부(100), 그리고 전류검출 제어부(200)로 구성되어 있다. 상기 모드선택부(100)는 전류의 흐름을 온/오프시키는 역할을 하며 전원전압(VIN_VDD)이 인가되는 전원단자(20)와 상기 전류검출 제어부(200) 사이에 접속된 퓨즈수단(F1)으로 이루어졌다. 즉, 상기 퓨즈수단(F1)의 커팅 유무에 따라 반도체 메모리 장치의 입출력구조, 다이의 종류 등을 나타내는 정보가 저장된다. 상기 전류검출 제어부(200)는 상기 퓨즈수단(100)의 커팅 유무에 따라 상기 전원단자(20)와 외부로부터 소정 신호가 인가되는 상기 패드(10) 사이의 전압차에 따른 전류의 흐름을 제어한다. 상기 전류검출 제어부(200)는 상기 패드(10)와 상기 퓨즈수단(F1)의 일단자 사이에 채널이 직렬로 연결되고 각 게이트와 각 드레인이 상호 접속된 복수개의 NMOS 트랜지스터들(M1 - M3)로 이루어졌다.Referring to FIG. 1, the signature circuit includes a pad 10, a mode selection unit 100, and a current detection control unit 200 connected to a predetermined pin during wire bonding. The mode selection unit 100 serves to turn on / off the flow of current and is connected to a fuse means F1 connected between the power supply terminal 20 to which the power supply voltage VIN_VDD is applied and the current detection control unit 200. Was done. That is, information indicating the input / output structure of the semiconductor memory device, the type of die, and the like is stored depending on whether the fuse means F1 is cut. The current detection control unit 200 controls the flow of current according to the voltage difference between the power supply terminal 20 and the pad 10 to which a predetermined signal is applied from the outside depending on whether the fuse means 100 is cut. . The current detection controller 200 includes a plurality of NMOS transistors M1-M3 having a channel connected in series between the pad 10 and one end of the fuse means F1, and each gate and each drain thereof interconnected. Was done.

이러한 시그너쳐 회로에 있어서, 상기 퓨즈수단(F1)이 커팅되지 않았을 경우 상기 패드(10)로 상기 NMOS 트랜지스터들(M1 - M3)의 각 문턱전압(threshold voltage, Vth)을 합한 값과 전원전압(VIN_VDD)을 더한 값에 비해 상기 패드(10)로 인가되는 테스트 전압(VDD + 3Vth)이 높을 경우 상기 트랜지스터들(M1 - M3)은 활성화됨과 아울러 상기 전원단자(1)로 소정 전류를 흘려주게 된다. 반면, 상기 퓨즈수단(F1)이 커팅될 경우 상기 전원단자(1)로의 전류 경로가 차단되기 때문에 상기 패드(10)로 테스트 전압을 인가하더라도 상기 전원단자(20)로 전류가 흐르지 않게 된다. 실제 시험시 상기 전원단자(20)로 0볼트를 인가하고 상기 패드(10)로 테스트 전압을 인가한 후 상기 전원단자(20)와 상기 패드(10) 사이에 흐르는 전류량에 따라 저장된 정보를 검출하게 된다. 여기서, 상기 테스트 전압은 상기 전류검출 제어부(200)의 각 NMOS 트랜지스터(M1 - M3)의 문턱전압(Vth)과 테스트시 상기 전원단자(20)로 인가되는 전압의 합보다 높은 전압으로 인가된다.In the signature circuit, when the fuse means F1 is not cut, the pad 10 sums the threshold voltages Vth of the NMOS transistors M1 to M3 and the power supply voltage VIN_VDD. When the test voltage (VDD + 3Vth) applied to the pad 10 is higher than the sum of the values), the transistors M1-M3 are activated and a predetermined current flows to the power terminal 1. On the other hand, when the fuse means F1 is cut, the current path to the power terminal 1 is cut off, so that current does not flow to the power terminal 20 even when a test voltage is applied to the pad 10. In the actual test, a voltage of 0 volts is applied to the power supply terminal 20 and a test voltage is applied to the pad 10, and then the stored information is detected according to the amount of current flowing between the power supply terminal 20 and the pad 10. do. Here, the test voltage is applied at a voltage higher than the sum of the threshold voltage Vth of each of the NMOS transistors M1-M3 of the current detection controller 200 and the voltage applied to the power terminal 20 during the test.

그러나, 상술한 바와같은 종래 반도체 메모리 장치의 시그너쳐 회로에 의하면, 정상적인 칩 동작시 전원단자(20)로 3.3볼트(동작 전압이 3.3볼트인 제품일 경우)가 인가되고, 외부로부터 패드(10)로 6.3볼트 이상의 테스트 전압을 인가할 경우에만 전류검출 제어부(200)를 통해 핀 누설 전류가 흐르게 된다. 반도체 메모리 장치의 입출력 구조가 전원전압 단자를 접지전압 단자로 또는 접지전압 단자를 전원전압 단자로 바꿔 접속(와이어 본딩)함에 따라 반도체 메모리 장치의 입출력 구조가 바뀌도록 설계할 수 있다. 이러한 경우 도 1에 도시된 전원단자(20)가 접지전압(VIN_GND)이 인가되는 접지단자(30)로 접속될 것이다. 이러한 조건하에서 외부전압이 3볼트 이상의 동작 영역에서 칩이 정상적으로 동작하게 되면 핀 즉, 패드(10, 3볼트 이상)와 전원단자(30, 0볼트) 사이의 전압차에 의해 핀 누설전류가 항상 흐르게 된다. 이로인해, 반도체 메모리 장치의 전류 DC 특성을 만족시키지 못하는 문제점이 생겼다.However, according to the signature circuit of the conventional semiconductor memory device as described above, 3.3 volts (when a product having an operating voltage of 3.3 volts) is applied to the power supply terminal 20 during normal chip operation, and is applied to the pad 10 from the outside. Only when a test voltage of 6.3 volts or more is applied, the pin leakage current flows through the current detection controller 200. The input / output structure of the semiconductor memory device may be designed such that the input / output structure of the semiconductor memory device is changed by connecting (wire bonding) the power supply voltage terminal to the ground voltage terminal or the ground voltage terminal to the power supply voltage terminal. In this case, the power supply terminal 20 shown in FIG. 1 will be connected to the ground terminal 30 to which the ground voltage VIN_GND is applied. Under these conditions, when the chip operates normally in an operating region with an external voltage of 3 volts or more, the pin leakage current always flows due to the voltage difference between the pin, that is, the pad (10, 3 volts or more) and the power supply terminal 30, 0 volts. do. As a result, there is a problem that the current DC characteristics of the semiconductor memory device are not satisfied.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 패키지 와이어 본딩시 제품의 동작에 영향을 주는 신호에 의해 제어되는 반도체 메모리 장치의 시그너쳐 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a signature circuit of a semiconductor memory device which is proposed to solve the above-mentioned problems and is controlled by a signal that affects the operation of a product during package wire bonding.

도 1은 종래 기술에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 회로도;1 is a circuit diagram showing a signature circuit of a semiconductor memory device according to the prior art;

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 회로도,2 is a circuit diagram illustrating a signature circuit of a semiconductor memory device according to an embodiment of the present invention;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 버퍼 200 : 스위치 회로100: buffer 200: switch circuit

300 : 저항 회로300: resistance circuit

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 메모리 장치의 시그너쳐 회로는 제 1 및 제 2 전원들과; 제 1 및 제 2 단자들과; 상기 제 1 및 제 2 전원들은 선택적으로 상기 제 1 및 제 2 단자들 중 대응하는 하나에 연결되고, 상기 제 1 및 제 2 전원 단자들 중 선택된 하나로부터의 상기 제 1 및 제 2 전원들 중 어느 하나를 버퍼링하여 스위치 제어 신호로서 출력하는 버퍼와; 제 3 전원을 제공하는 제 3 단자와; 정보를 검출하기 위한 정보 검출출 신호가 인가되는 패드와; 상기 제 3 단자와; 정보를 검출하기 위한 정보 검출 신호가 인가되는 패드와; 상기 제 3 단자에 연결되며, 상기 스위치 제어 신호에 응답해서 온/오프되는 스위치 및; 상기 스위치와 상기 패드 사이에 저항 회로를 포함한다. 여기서, 상기 버퍼는 상기 제 1 및 제 2 단자들 중 하나와 상기 스위치 사이에 직렬로 연결된 복수의 인버터들을 포함하고 그리고 상기 스위치는 상기 제 3 단자와 상기 저항 회로 사이에 형성되는 전류 통로 및 상기 버퍼로부터의 상기 스위치 제어 신호에 의해 제어되는 게이트를 가지는 MOS 트랜지스터를 포함한다. 또한, 상기 저항 회로는 스위치의 일 단에 연결된 소오스와, 공통으로 연결된 게이트 및 드레인을 갖는 제 1 MOS 트랜지스터와, 상기 제 1 MOS 트랜지스터의 드레인에 연결된 소오스와 공통으로 연결된 게이트 및 드레인을 갖는 제 2 MOS 트랜지스터 및, 상기 제 2 MOS 트랜지스터의 드레인에 연결된 소오스와, 상기 패드에 연결된 게이트 및 드레인을 갖는 제 3 MOS 트랜지스터를 포함한다.According to one aspect of the present invention for achieving the above object, the signature circuit of the semiconductor memory device according to the present invention comprises: first and second power sources; First and second terminals; The first and second power supplies are optionally connected to a corresponding one of the first and second terminals, and any of the first and second power supplies from a selected one of the first and second power terminals. A buffer for buffering one and outputting it as a switch control signal; A third terminal for providing a third power source; A pad to which an information detection output signal for detecting information is applied; The third terminal; A pad to which an information detection signal for detecting information is applied; A switch connected to the third terminal, the switch being turned on / off in response to the switch control signal; A resistor circuit is included between the switch and the pad. Wherein the buffer includes a plurality of inverters connected in series between one of the first and second terminals and the switch, and the switch is a current path and the buffer formed between the third terminal and the resistance circuit. And a MOS transistor having a gate controlled by the switch control signal from the. The resistor circuit further includes a second MOS transistor having a source connected to one end of the switch, a first MOS transistor having a gate and a drain connected in common, and a gate and a drain connected in common to a source connected to the drain of the first MOS transistor. And a third MOS transistor having a MOS transistor, a source connected to the drain of the second MOS transistor, and a gate and a drain connected to the pad.

이와같은 회로에 의해서, 정상적인 동작 모드에서 시그너쳐 회로를 통해 흐르는 핀 누설 전류를 차단함으로써 반도체 메모리 장치의 전류 DC 특성을 만족시킬 수 있다.Such a circuit can satisfy the current DC characteristics of the semiconductor memory device by blocking the pin leakage current flowing through the signature circuit in the normal operation mode.

이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

도 2에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.In Fig. 2, the same reference numerals are given to the components having the same functions as the components shown in Fig. 1.

도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 시그너쳐 회로에 있어서, 반도체 메모리 장치의 입출력 구조가 전원전압 단자와 접지전압 단자의 연결 상태에 따라 다른 입출력 구조를 갖는 경우 이에 대한 정보를 저장하기 위해 반도체 메모리 장치의 동작에 영향을 주는 공급전원(power suppry voltage)이 인가되는 버퍼(100)로부터 출력되는 선택신호(S)를 이용하여 스위치 회로(200)를 제어한다. 그리고, 본 발명에 따른 시그너쳐 회로는 복수개의 전원전압 단자들 즉, 상기 모드선택부(100)로 인가되는 전원전압(VIN_VDD)과 접지전압(VIN_GND)이 각각 인가되는 제 1 및 제 2 전원전압 단자들(20, 30)과 독립되고 칩 내부적으로 분리된 외부전압(VDDQ)이 인가되는 제 3 전원전압 단자(40)를 이용함으로써 특정 정보(예를들면, 상기 버퍼(100)로 전원전압이 인가되는지 접지전압이 인가되는지에 대한 정보)를 저장할 수 있도록 구현하였다. 이로써, 패키지 상태에서 패드(10)에 연결되는 핀으로 테스트 전압(외부전압 + 3Vth)을 인가하고 상기 외부전압(VDDQ)이 인가되는 제 3 전원전압 단자(40)로 전류가 흐르는지의 유무를 검출하여 상기 버퍼(100)에 상기 제 1 전원전압 단자(20)가 접속되었는지 아니면 상기 제 2 전원전압 단자(30)가 접속되었는지에 대한 반도체 메모리 장치의 정보를 알 수 있다. 이로써, 복수개의 전원전압 단자들을 이용하여 정상적인 동작 영역에서 본 발명에 따른 시그너쳐 회로를 통해 흐르는 핀 누설전류를 차단함에 따라 전류 DC 특성을 만족시킬 수 있다.Referring to FIG. 2, in the signature circuit of the novel semiconductor memory device of the present invention, when an input / output structure of the semiconductor memory device has a different input / output structure according to a connection state of a power supply voltage terminal and a ground voltage terminal, information about the input / output structure is stored. In order to control the switch circuit 200 using the selection signal S output from the buffer 100 to which a power supply voltage affecting the operation of the semiconductor memory device is applied. The signature circuit according to the present invention includes a plurality of power supply voltage terminals, that is, first and second power supply voltage terminals to which the power supply voltage VIN_VDD and the ground voltage VIN_GND are respectively applied to the mode selection unit 100. By using the third power supply voltage terminal 40 that is independent of the fields 20 and 30 and to which the external voltage VDDQ, which is separated internally, is applied, specific information (for example, a power supply voltage is applied to the buffer 100). Information about whether the ground voltage is applied or not). As a result, in the package state, the test voltage (external voltage + 3Vth) is applied to the pin connected to the pad 10 and the presence or absence of current flows to the third power supply voltage terminal 40 to which the external voltage VDDQ is applied. Therefore, the semiconductor memory device may know information about whether the first power supply voltage terminal 20 or the second power supply voltage terminal 30 is connected to the buffer 100. Thus, the current DC characteristic can be satisfied by blocking the pin leakage current flowing through the signature circuit according to the present invention in the normal operating region by using the plurality of power supply voltage terminals.

도 2에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 상세 회로도가 도시되어 있다.FIG. 2 is a detailed circuit diagram illustrating a signature circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.

버퍼(100)에 제 1 전원전압 단자(20)가 본딩될 때와 제 2 전원전압 단자(30)가 본딩될 때에 따라 반도체 메모리 장치의 입출력 구조를 달리하도록 설계할 경우 이에 대한 정보를 저장하기 위한 시그너쳐 회로가 도 2에 도시되어 있다. 반도체 메모리 장치의 동작에 영향을 주는 신호들(VIN_VDD, VIN_GND)이 인가되는 제 1 및 제 2 전원전압 단자들(20, 30)은 버퍼(100)의 입력단자에 접속되어 있고, 상기 제 1 및 제 2 전원전압 단자들(20, 30)과 칩 내부적으로 서로 연결되지 않는 제 3 전원전압 단자(40)는 전류검출 스위치 회로(200)의 일단자에 접속되어 있다. 그리고, 외부로부터 테스트 전압(VDDQ + 3Vth)이 인가되는 패드(10)는 일 단자가 상기 스위치 회로(200)에 연결된 액티브 저항 회로(300)의 타단자 접속되며, 상기 패드(10)는 패키지 상태에서 핀과 접속될 것이다.When the first power supply voltage terminal 20 is bonded to the buffer 100 and the second power supply voltage terminal 30 is bonded, the input / output structure of the semiconductor memory device is designed to be different from each other. The signature circuit is shown in FIG. The first and second power supply voltage terminals 20 and 30 to which the signals VIN_VDD and VIN_GND affect the operation of the semiconductor memory device are connected to input terminals of the buffer 100. The third power supply voltage terminals 40, which are not connected to the second power supply voltage terminals 20 and 30 and the chip internally, are connected to one end of the current detection switch circuit 200. The pad 10 to which the test voltage VDDQ + 3Vth is applied from the outside is connected to the other terminal of the active resistance circuit 300 having one terminal connected to the switch circuit 200, and the pad 10 is in a package state. Will be connected to the pin.

시그너쳐 회로를 이용하여 반도체 메모리 장치의 입출력 모드를 검출할 경우 즉, 버퍼(100)에 제 1 전원전압 단자(20)가 접속되었는지 아니면 제 2 전원전압 단자(30)가 접속되는는지를 판별하기 위해서는 제 3 전원전압 단자(40)로 0볼트를 인가한다. 이때, 패드(10)로 테스트 전압(VDDQ +3Vth, 3볼트 이상의 전압)이 인가되면, 상기 버퍼(100)에 상기 제 1 전원전압 단자(20)가 접속될 경우 스위치 회로(200)의 전류 통로가 활성화되어 패드(10)로부터 상기 제 3 전원전압 단자(40)로 소정 전류가 흐르게 된다. 반면, 상기 버퍼(100)에 상기 제 2 전원전압 단자(30)가 접속될 경우 상기 스위치 회로(200)의 전류 통로가 비활성화되어 전류는 흐르지 않게 된다. 이와같이, 전류 흐름의 유무에 따라 입출력 모드를 판별할 수 있다.When detecting the input / output mode of the semiconductor memory device using the signature circuit, that is, to determine whether the first power supply voltage terminal 20 or the second power supply voltage terminal 30 is connected to the buffer 100. 0 volts is applied to the third power supply voltage terminal 40. At this time, when a test voltage (VDDQ + 3Vth, a voltage of 3 volts or more) is applied to the pad 10, when the first power voltage terminal 20 is connected to the buffer 100, a current path of the switch circuit 200 is provided. Is activated so that a predetermined current flows from the pad 10 to the third power supply voltage terminal 40. On the other hand, when the second power supply voltage terminal 30 is connected to the buffer 100, the current path of the switch circuit 200 is inactivated so that no current flows. In this way, the input / output mode can be determined according to the presence or absence of current flow.

정상적인 칩 동작 영역에서는 상기 제 3 전원전압 단자(40)로 3.3볼트의 전압이 인가되기 때문에 상기 패드(10)로 인가되는 전압레벨이 6.3볼트 이상인 경우만 핀 누설전류가 흐를 수 있다. 아울러, 상기 제 3 전원전압 단자(40)로 3.3볼트의 전압을 인가하고 상기 패드(10)로 테스트 전압(6.3볼트 이상)을 인가할 경우 흐르는 전류의 유무로 상기 버퍼(100)에 어느 단자가 접속되었는지를 검출하여 반도체 메모리 장치의 입출력 모드를 판별할 수 있다. 따라서, 반도체 메모리 장치가 정상적인 동작 영역하에서 동작할 경우 본 발명에 따른 시그너쳐 회로를 통해 핀 누설 전류가 흐르지 않기 때문에 반도체 메모리 장치의 전류 DC 특성에 영향을 주지 않는다.In the normal chip operating region, since a voltage of 3.3 volts is applied to the third power voltage terminal 40, the pin leakage current may flow only when the voltage level applied to the pad 10 is 6.3 volts or more. In addition, when a voltage of 3.3 volts is applied to the third power supply voltage terminal 40 and a test voltage (6.3 volts or more) is applied to the pad 10, which terminal is present in the buffer 100 with or without current flowing. The input / output mode of the semiconductor memory device can be determined by detecting whether the connection is made. Therefore, when the semiconductor memory device operates under the normal operating region, the pin leakage current does not flow through the signature circuit according to the present invention, and thus does not affect the current DC characteristics of the semiconductor memory device.

상기한 바와같이, 반도체 메모리 장치의 동작에 영향을 주는 신호 즉, 공급전원(전원전압과 접지전압)에 따라 특정 정보를 저장함으로써 정상적인 동작 영역에서의 핀로부터 제 3 전원전압 단자로 핀 누설전류가 흐르는 것을 방지하여 반도체 메모리 장치의 전류 DC 특성이 떨어지는 것을 방지할 수 있다.As described above, the pin leakage current from the pin in the normal operation region to the third power supply voltage terminal is stored by storing specific information according to a signal affecting the operation of the semiconductor memory device, that is, the supply power supply (power supply voltage and ground voltage). By preventing the flow, it is possible to prevent the current DC characteristics of the semiconductor memory device from dropping.

Claims (4)

제 1 및 제 2 전원들(VIN_VDD, VIN_GND)과; 제 1 및 제 2 단자들(20, 30)과; 상기 제 1 및 제 2 전원들은 선택적으로 상기 제 1 및 제 2 단자들(20, 30) 중 대응하는 하나에 연결되고, 상기 제 1 및 제 2 전원 단자들(20, 30) 중 선택된 하나로부터의 상기 제 1 및 제 2 전원들 중 어느 하나를 버퍼링 하여 스위치 제어 신호(S)로서 출력하는 버퍼(100)와; 제 3 전원을 제공하는 제 3 단자(40)와; 정보를 검출하기 위한 정보 검출 신호가 인가되는 패드(10)와; 상기 제 3 단자에 연결되며, 상기 스위치 제어 신호에 응답해서 온/오프되는 스위치(200)및; 상기 스위치와 상기 패드 사이에 저항 회로(300)를 포함하는 반도체 메모리 장치의 시그너쳐 회로.First and second power supplies VIN_VDD and VIN_GND; First and second terminals 20 and 30; The first and second power sources are optionally connected to a corresponding one of the first and second terminals 20, 30 and from a selected one of the first and second power terminals 20, 30. A buffer (100) for buffering any one of said first and second power sources and outputting it as a switch control signal (S); A third terminal 40 for providing a third power source; A pad 10 to which an information detection signal for detecting information is applied; A switch (200) connected to the third terminal and turned on / off in response to the switch control signal; And a resistance circuit (300) between the switch and the pad. 제 1 항에 있어서, 상기 버퍼(100)는 상기 제 1 및 제 2 단자들(20, 30) 중 하나의 상기 스위치(200)사이에 직렬로 연결된 복수의 인버터들(11, 12)을 포함하는 반도체 메모리 장치의 시그너쳐 회로.The method of claim 1, wherein the buffer 100 includes a plurality of inverters 11 and 12 connected in series between the switch 200 of one of the first and second terminals 20 and 30. Signature circuit of semiconductor memory device. 제 1 항에 있어서, 상기 스위치(200)는 상기 제 3 단자(40)와 상기 저항 회로(300) 사이에 형성되는 전류 통로 및 상기 버퍼(100)로부터의 상기 스위치 제어 신호(S)에 의해 제어되는 게이트를 가지는 MOS 트랜지스터(M4)를 포함하는 반도체 메모리 장치의 시그너쳐 회로The switch 200 of claim 1, wherein the switch 200 is controlled by a current path formed between the third terminal 40 and the resistance circuit 300 and the switch control signal S from the buffer 100. Signature circuit of a semiconductor memory device including a MOS transistor M4 having a gate to be formed 제 1 항에 있어서, 스위치(200)의 일 단에 연결된 소오스와, 공통으로 연결된 게이트 및 드레인을 갖는 제 1 MOS 트랜지스터(M3)와, 상기 제 1 MOS 트랜지스터(M3)의 드레인에 연결된 소오스와 공통으로 연결된 게이트 및 드레인을 갖는 제 2 MOS 트랜지스터(M2) 및, 상기 제 2 MOS 트랜지스터(M2)의 드레인에 연결된 소오스와, 상기 패드(10)에 연결된 게이트 및 드레인을 갖는 제 3 MOS 트랜지스터(M1)를 포함하는 반도체 메모리 장치의 시그너쳐 회로.The method of claim 1, wherein the source is connected to one end of the switch 200, the first MOS transistor M3 having a gate and a drain connected in common, and the source connected to the drain of the first MOS transistor M3. A second MOS transistor M2 having a gate and a drain connected to each other, a source connected to the drain of the second MOS transistor M2, and a third MOS transistor M1 having a gate and a drain connected to the pad 10. The signature circuit of the semiconductor memory device comprising a.
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