KR100251641B1 - 채널 정렬 회로 - Google Patents

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Abstract

본 발명은 케이블 텔레비젼 시스템의 리프레이머에서 6개의 51.84MbPs 프레임 신호를 6개의 채널로 구분하여 출력하는 것이다.
본 발명은 입력되는 6비트의 CIB 신호에 따라 CIB 검출부(1)가 12비트의 채널 번호 데이터를 발생하고, 발생하 12비트의 채널 번호 데이터 중에서 3비트의 데이터를 이용하여 제어신호 생성부(2)가 제어신호를 발행하며, 발생한 제어신호에 따라 채널 정렬부(3)가 6개의 채널을 구분하여 출력한다.

Description

채널 정렬 회로
제1도는 본 발명의 채널 정렬 회로도.
제2도는 제1도의 제어신호 생성부를 보인 상세 회로도.
제3a도∼제3g도는 제2도의 각부의 동작 파형도.
제4도는 제1도의 채널 정열부를 보인 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : CIB 검출부 2 : 제어신호 생성부
3 : 채널 정렬부 31∼35 : 플립플롭
36∼41 : 멀티플렉서 AND1∼AND4: 앤드 게이트
EXOR : 익스클루시브 오아 게이트
OR1, OR2: 오아 게이트 IV1: 인버터
DI0∼DI5, DO0∼DO5: 채널 데이터 신호
S0∼S2: 제어신호
본 발명은 케이블 텔레비젼 시스템의 리프레이머(reframer)에 있어서, 전송되는 6개의 51.84Mbps(Mega bit per second) 프레임 신호를 구분하여 출력하는 채널 정렬 회로에 관한 것이다.
종래에는 채널 정렬 블록의 2비트 제어 입력신호를 생성하기 위하여 3개 채널의 51.84Mps 데이터 프레임의 12비트 채널 번호 필드를 스캐닝하였다.
여기서, 3개 채널의 채널 번호 데이터의 포맷은 예를 들면, 채널 1은 '0000 0000 0000'이고, 채널 2는 '0010 0100 1001'이며, 채널 3은 '1111 1111 1111 이다.
그러나 상기한 종래의 기술은 3개의 채널만을 구분하는 것으로서 많은 채널을 수용해야 하는 시스템에서는 한계가 있었다.
그러므로 본 발명의 목적은 채널 정렬 블록의 제어신호를 3개로 확장하여 6개의 51.84Mbps 프레임 신호를 6개의 채널로 구분하여 출력하는 채널 정렬 회로를 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명의 채널 정렬 회로는, 입력되는 6비트의 CIB(Channel Identification Bits) 신호에 따라 CIB 검출부가 12비트의 채널번호 데이터를 발생하고, 발생한 12비트의 채널 번호 데이터 중에서 3비트의 데이터를 이용하여 제어신호를 발생하며, 발생한 제어신호에 따라 채널 정렬부가 6개의 채널을 구분하여 출력하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 채널 정렬 회로를 상세히 설명한다.
제1도는 본 발명의 채널 정렬 회로도이다. 이에 도시된 바와 같이, 디스크램블(descramble)된 6개 채널의 51.84Mbps 데이터인 CIB를 검출하여 12비트의 채널 번호 데이터를 발생하는 CIB 검출부(1)와, 상기 CIB 검출부(1)가 출력한 채널 번호 데이터 중에서 3비트의 데이터를 이용하여 3비트의 채널 정렬용 제어신호를 발생하는 제어신호 생성부(2)와, 입력되는 데이터를 상기 제어신호 생성부(2)가 발생한 제어신호에 따라 6개 채널로 구분하여 출력하는 채널 정렬부(3)로 구성하였다.
이와 같이 구성된 본 발명의 채널 정렬 회로는 CIB 검출부(1)가 입력되는 CIB를 검출하고, 검출한 CIB에 따라 12비트의 채널 번호 데이터를 발생하게 된다.
여기서, CIB 검출부(1)가 발생하는 채널 번호 데이터는 예를 들면 다음과 같이
채널 1 '0000 0000 0000'
채널 2 '0010 0100 1001'
채널 3 '0100 1001 0010'
채널 4 '1001 0010 0100'
채널 5 '1011 1001 1101'
채널 6 '1111 1111 1111'
이와 같이 CIB 검출부(1)가 출력하는 12비트의 채널 번호 데이터는 제어신호 생성부(2)로 입력된다.
그러면, 제어신호 생성부(2)는 입력되는 12비트의 채널 번호 데이터 중에서 채널을 구분할 수 있는 3비트의 신호 예를 들면, 비트 2∼비트 0, 비트 5∼비트 3, 비트 8∼비트 6 또는 비트 11∼비트 9로 3비트의 제어신호를 생성하게 된다.
제어신호 생성부(2)가 생성한 3비트의 제어신호는 채널 정렬부(3)에 입력되는 것을 채널 정렬부(3)는 입력되는 채널 데이터를 3비트의 제어신호에 따라 구분하여 출력하게 된다.
제2도는 제1도의 제어신호 생성부(2)를 보인 상세 회로도이다. 이에 도시된 바와 같이, CIB 검출부(1)에서 출력되는 비트 0의 데이터(B0)가 앤드 게이트(AND1, AND2, AND4)및 익스클루시브 오아 게이트(EXOR)의 입력단자에 인가되게 접속되고, 비트 1의 데이터(b1)가 앤드 게이트(AND3, AND4)의 입력단자에 인가되게 접속되며, 비트 2의 데이터(b2)가 앤드 게이트(AND1) 및 익스클루시브 오아 게이트(EXOR)에 인가되어 접속됨과 아울러 인버터(IV1)를 통해 앤드 게이트(AND2, AND3)의 입력단자에 인가되게 접속되어 앤드 게이트(AND1)의 출력단자에서 제어신호(S0)가 출력되게 하고, 앤드 게이트(AND2, AND3)의 출력단자는 오아 게이트(OR1)의 입력단자에 접속하여 오아 게이트(OR1)의 출력단자에서 제어신호(S1)가 출력되게 하며 익스클루시브 오아 게이트(EXOR) 및 앤드 게이트(AND4)의 출력단자는 오아 게이트(OR2)의 입력단자에 접속하여 오아 게이트(OR2)의 출력단자에서 제어신호(S2)가 출력되게 하였다.
이와 같이 구성된 본 발명의 제어신호 생성부(2)는 제3a도∼제3c도에 도시된 바와 같이 시간(r1)에 비트 0, 비트 1 및 비트 2의 데이터(b0, b1, b2)가 모두 저전위로 입력될 경우에 비트 0의 데이터(b0)가 앤드 게이트(AND1, AND2, AND4) 및 익스클루시브 오아 게이트(EXOR)의 입력단자에 인가되고, 비트 1의 데이터(b1)가 앤드 게이트(AND3,AND4)의 입력단자에 인가되며, 비트 2의 데이터(b2)가 앤드 게이트(A ND1) 및 익스클루시브 오아 게이트(EXOR)에 인가됨과 아울러 인버터(IV1)를 통해 제3d도에 도시된 바와 같이 반전되어 앤드 게이트(AND2, AND3)의 입력단자에 인가된다.
그러므로 앤드 게이트(AND1)가 제3e도에 도시된 바와 같이 저전위의 제어신호(S0)를 출력하고, 또한 앤드 게이트(AND2∼AND4) 및 익스클루시브 오아 게이트(EX OR)가 모두 저전위를 출력하게 되므로 오아 게이트(OR1, OR2)가 제3f도, 제3g도에 도시된 바와 같이 모두 저전위의 제어신호(S1), (S2)를 출력하게 된다.
그리고 시간(t2)에 비트 0 및 비트 1의 데이터(b0, b1)가 저전위로 입력되고, 비트 2의 데이터(b2)가 고전위로 입력되면, 앤드 게이트(AND1)가 제3e도에 도시된 바와 같이 저전위의 제어신호(S0)를 출력하고, 앤드 게이트(AND2∼AND4)가 모두 저전위를 출력하며, 익스클루시브 오아 게이트(EXOR)가 고전위를 출력하게 되므로 오아 게이트(OR1)가 제3f도에 도시된 바와 같이 저전위의 제어신호(S1)를 출력하게 되며, 오아 게이트(OR2)는 고전위의 제어신호(S2)를 출력하게 된다.
시간(t3)에 비트 0 및 비트 2의 데이터(b0, b1)가 저전위로 입력되고, 비트 1의 데이터(b1)가 고전위로 입력될 경우에는 앤드 게이트(AND1)가 저전위의 제어신호 (S0)를 출력하고, 앤드 게이트(AND2, AND4) 및 익스클루시브 오아 게이트(EXOR)가 저전위로 출력하게 되며, 앤드 게이트(AND3)가 고전위를 출력하게 되므로 오아 게이트(OR1)가 고전위의 제어신호(S1)를 출력하게 되고, 오아 게이트(OR2)는 저전위의 제어신호(S2)를 출력하게 된다.
시간(t4)에 비트 0의 데이터(b0)가 고전위로 입력되고, 비트 1 및 비트 2의 데이터(b1, b2)가 저전위로 입력될 경우에는 앤드 게이트(AND1)가 저전위의 제어 신호(S0)를 출력하고, 앤드 게이트(AND2, AND4)가 저전위를 출력하게 되며, 앤드게이트 (AND3)및 익스클루시브 오아 게이트(EXOR)가 고전위로 출력하게 되므로 오아 게이트 (OR1), (OR2)는 고전위의 제어신호(S2)를 출력하게 된다.
시간(t5)에 비트 0 및 비트 2의 데이터(b0, b2)가 고전위로 입력되고, 비트 1의 데이터(b1)가 저전위로 입력될 경우에는 앤드 게이트(AND1)가 고전위의 제어 신호(S0)를 출력하고, 앤드 게이트(AND2∼AND4) 및 익스클루시브 오아 게이트(EXOR)가 저전위로 출력하게 되므로 오아 게이트(OR1), (OR2)는 모두 저전위의 제어신호(S1), (S2)를 추력하게 된다.
시간(t6)에 비트 0∼3의 데이터(b0∼b3)가 모두 고전위로 입력될 경우에는 앤드 게이트(AND1)가 고전위의 제어신호(S0)를 출력하고, 앤드 게이트(AND2, AND3) 및 익스클루시브 오아 게이트(EXOR)가 저전위를 출력함과 아울러 앤드 게이트(AND4)가 고전위를 출력하게 되므로 오아 게이트(OR1)는 저전위의 제어신호(S1)를 출력하고, 오아 게이트(OR2)는 고전위의 제어신호(S2)를 출력하게 된다.
여기서, CIB 검출부(1)가 출력하는 12비트의 채널 번호 데이터 중에서 하위 3비트 즉, 비트0∼2(b0, b1, b2)의 신호에 따라 제어신호 생성부(2)가 제어신호(S0∼ S2)를 발생하는 것을 예로 들어 설명하였으나, 본 발명을 실시함에 있어서는 12비트의 채널 번호 데이터 중에서 사용할 비트에 따라 제어신호 생성부(2)를 변경하여 구성할 수 있다.
제4도는 제1도의 채널 정렬부(3)를 보인 상세 회로도이다. 이에 도시된 바와 같이 입력되는 채널 데이터 신호(DI1∼DI5)가 플립플롭(31∼35)의 입력단자(D)에 각기 인가되게 접속되고, 플립플롭(31∼35)의 클럭단자(CX)에는 클럭신호(CLX)가 인가되게 접속되어 플립플롭(31)의 출력단자(Q)는 멀티플렉서(36)의 입력단자(I16)에 접속되고, 플립플롭(32)의 출력단자(Q)는 멀티플렉서(36, 37)의 입력단자(I15, I26)에 접속되며, 플립플롭(33)의 추력단자(Q)는 멀티플렉서(36∼38)의 입력단자의입력단자(I14,I25,I36)에 접속며, 플립플롭(34)의 출력단자(Q)는 멀티플렉서(36∼39)의 입력단자(I13,I14,I35,I46)에 접속되며, 플립플롭(35)의 출력단자(Q) 멀티플렉서(36∼4 0)의 입력단자(I12, I23, I34, I45, I56)에 접속된다.
그리고 입력되는 채널 데이터 신호(DI0∼DI5)가 멀티플렉서(36∼41)의 입력단자(I10∼I60)에 각기 인가되게 접속되고, 채널 데이터 신호(DI0∼DI4)가 멀티플렉서( 37∼41)의 입력단자(I21∼I61)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0∼ DI3)가 멀티플렉서(38∼41)의 입력단자(I32∼I62)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0∼DI2)가 멀티플렉서(39∼41)의 입력단자(I43∼I63)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0, DI1)가 멀티플렉서(40, 41)의 입력단자(I54∼I64)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0)가 멀티플렉서(41)의 입력단자(I65)에 인가되게 접속되어 제어신호(S0∼S2)에 따라 멀티플렉서(36∼41)가 채널 데이터 신호(DO0∼DO5)를 각기 출력하게 구성하였다.
제4도의 도면 설명중 미설명 부호 42∼47은 버퍼이다.
이와 같이 구성된 본 발명의 채널 정렬부(3)는, 입력되는 채널 데이터 신호(DI1∼DI5)가 플립플롭(31∼35)의 입력단자에 각기 인가되고, 입력되는 클럭신호(CLK)가 버퍼(42)를 통해 플립플롭(31∼35)의 클럭단자(CK)에 각기 인가되므로 플립플롭(31∼35)은 입력되는 채널 데이터 신호(DI1∼DI5)를 클럭신호(CLK)에 따라 출력 즉, 채널 데이터 신호(DI1∼DI5)를 클럭신회(CLK)의 1주기 시간만큼 지연시켜 출력하게 된다.
이와 같이 플립플롭(31)이 출력하는 데이터 신호는 멀티플렉서(36)의 입력단자(I16)에 인가되고, 플립플롭(32)의 출력신호는 멀티플렉서(36, 37)의 입력단자 (I15,I26)에 인가되고, 플립플롭(33)의 출력신호는 멀티플렉서(36∼38)의 입력단자( I14,I25,I36)에 인가되고, 플립플롭(34)의 출력신호는 멀티플렉서(36∼39)의 입력단자 (I13,I24,I35,I46)에 인가되며, 플립플롭(35)의 출력신호는 멀티플렉서(36∼ 40)의 입력단자(I12, I23, I34, I45, I56)에 인가된다.
또한 입력되는 채널 데이터 신호(DI0∼DI5)가 멀티플렉서(36∼41)의 입력단자 (I10∼I60)에 인가되고, 채널 데이터 신호(DI0∼DI4)가 멀티플렉서(37∼41)의 입력단자(I21∼I61)에 인가되며, 채널 데이터 신호(DI0∼DI3)가 멀티플렉서(38∼41)의 입력단자(I32∼I62)에 인가되며, 채널 데이터 신호(DI0∼DI2)가 멀티플렉서(39∼41)의 입력단자(I43∼I63)에 인가되며, 채널 데이터 신호(DI0, DI1)가 멀티플렉서(40, 41)의 입력단자(I54∼I64)에 인가 되며, 채널 데이터 신호(DI0)가 멀티플렉서(41)의 입력단자(I65)에 인가된다.
이와 같은 상태에서 제어신호(S0∼S2)가 모두 저전위로 입력되며, 멀티플렉서 (36∼41)가 입력단자(I0∼I60)의 신호를 선택하여 출력하게 되는 것으로서 멀티플렉서(36∼41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0∼DI5)를 각기 출력하게 된다.
그리고 제어신호(S0, S1)가 저전위로 입력되고, 제어신호(S2)가 고전위로 입력될 경우에는 멀티플렉서(36∼41)가 입력단자(I11∼I61)의 신호를 선택하여 출력하게 되는 것으로서 멀티플렉서(37∼41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0∼DI4)를 각기 출력하게 됨과 아울러 멀티플렉서(36)가 플립플롭(31)에서 지연되 채널 데이터 신호(DI5)를 선택하여 출력하게 된다.
제어신호(S0, S2)가 저전위로 입력되고, 제어신호(S1)가 고전위로 입력될 경우에는 멀티플렉서(36∼41)가 입력단자(I12∼I62)의 신호를 선택하여 출력하게 되는 것으로서 멀티플렉서(38∼41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0∼DI3)를 각기 출력하게 됨과 아울러 멀티플렉서(36, 37)가 플립플롭(31, 32)에서 각기 지연된 채널 데이터 신호(DI4, DI5)를 선택하여 출력하게 된다.
제어신호(S0)가 저전위로 입력되고, 제어신호(S1, S2)가 고전위로 입력될 경우에는 멀티프렉서(36∼41)가 입력단자(I13∼I63)의 신호를 서택하여 출력하게 되는 것으로서 멀티플렉서(39∼41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0∼ DI2)를 각기 출력하게 됨과 아울러 멀티플렉서(36∼38)가 플립플롭(31∼33)에서 각기 지여된 채널 데이터 신호(DI3∼DI5)를 선택하여 출력하게 된다.
제어신호(S0)가 고전위로 입력되고, 제어신호(S1, S2)가 저전위로 입력될 경우에는 멀티플렉서(36∼41)가 입력단자(I14∼I64)의 신호를 선택하여 출력하게 되는 것으로서 멀티플렉(40, 41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0, DI1)를 각기 출력하게 됨과 아울러 멀티플렉(36∼39)가 플립플롭(31∼34)에서 각기 지연된 채널 데이터 신호(DI2∼DI5)를 선택하여 출력하게 된다.
제어신호(S0∼S2)가 모두 고전위로 입력될 경우에는 멀티플렉서(36∼41)가 입력단자(I15∼I65)의 신호를 선택하여 출력하게 되는 것으로서 멀티플렉서(41)가 입력되는 지연되지 않은 채널 데이터 신호(DI0)를 각기 출력하게 됨과 아울러 멀티플렉서(36∼40)가 플립플롭(31∼35)에서 각기 지연된 채널 데이터 신호(DI1∼DI5)를 선택하여 출력하게 된다.
이상에서와 같이 본 발명은 6개의 채널을 구분하여 출력하는 것으로서 채널의 폭이 넓고, 동일한 직렬 데이터 상에서 여러 개의 프레임에 응용하여 가입자의 채널의 선택 폭을 넓힐 수 있다.

Claims (4)

  1. 디스크램블린 6개 채널의 51.84MbPs 데이터를 검출하여 12비트의 채널번호 데이터를 발생하는 CIB 검출부(1)와, 상기 CIB 검출부(1)가 출력한 채널 번호 데이터 중에서 3비트의 데이터를 이용하여 3비트의 채널 정렬용 제어신호를 발생하는 제어신호 생성부(2)와 입력되는 데이터를 상기 제어신호 생성부(2)가 발생한 제어신호에 따라 6개 채널로 구분하여 출력하는 채널 정렬부(3)로 구성됨을 특징으로 하는 채널 정렬 회로.
  2. 제1항에 있어서, 제어신호 생성부(2)는, 하위 3비트의 데이터를 이용하는 것을 특징으로 하는 채널 정렬 회로.
  3. 제1항 또는 제2항에 있어서, 제어신호 생성부(2)는, CIB 검출부(1)에서 출력되는 비트 0의 데이터(b0)가 엔드 게이트(AND1, AND2, AND4) 및 익스클루시브 오아 게이트(EXOR)입력단자에 인가되게 접속되고, 비트 1의 데이터(b1)가 앤드 게이트( AND3, AND4)의 입력단자에 인가되게 접속되며, 비트 2의 데이터(b2)가 앤드 게이트( AND1) 및 익스클루시브 오아 게이트(EXOR)에 인가되게 접속됨과 아울러 인버터(IV1)를 통해 앤드 게이트(AND2, AND3)의 입력단자에 인가되게 접속되어 앤드 게이트(A ND1)의 출력단자에서 제어신호(S0)가 출력되게 하고, 앤드 게이트(AND2, AND3)의 출력단자는 오아 게이트(OR1)의 입력단자에 접속하여 오아 게이트(OR1)의 출력단자에서 제어신호(S1)가 출력되게 하며, 익스클루시브 오아 게이트(EXOR) 및 앤드 게이트 (AND4)의 출력단자는 오아 게이트(OR2)의 입력단자에 접속하여 오아 게이트(OR2)의 출력단자에서 제어신호(S2)가 출력되게 구성됨을 특징으로 하는 채널 정렬 회로.
  4. 제1항에 있어서, 채널 정렬부(3)는 채널 데이터 신호(DI1∼DI5)가 플립플롭 (31∼35)의 입력단자(D)에 각기 인가되게 접속되고, 플립플롭(31∼35)의 클럭단자( CK)에는 클럭신호(CLK)가 인가되게 접속되어 플립플롭(31)의 출력단자(Q)는 멀티플렉서(36)이 입력단자(I16)에 접속하고, 플립플롭(32)의 출력단자(Q)는 멀티플렉서 (36,37)의 입력단자(I15, I26)에 접속되며, 플립플롭(33)의 출력단자(Q)는 멀티플렉서(36∼38)의 입력단자(I14, I25, I36)에 접속되며, 플립플롭(34)의 출력단자(Q)는 멀티플렉서(36∼39)의 입력단자(I13, I24, I35, I46)에 접속되며, 플립플롭(35)의 출력단자(Q)는 멀티플렉서(36∼40)의 입력단자(I12, I23, I34, I45, I56)에 접속되며, 채널 데이터 신호(DI0∼DI5)가 멀티플렉서(36∼41)의 입력단자(I10∼I60)에 각기 인가되게 접속되고, 채널 데이터 신호(DI0∼DI4)가 멀티플렉서(37∼41)의 입력단자(I21∼I61)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0∼DI3)가 멀티플렉서(38∼41)의 입력단자(I32∼I62)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0∼DI2)가 멀티플렉서 (39∼41)의 입력단자(I43∼I63)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0, DI1)가 멀티플렉서(40, 41)의 입력단자(I54∼I64)에 각기 인가되게 접속되며, 채널 데이터 신호(DI0)가 멀티플렉서(41)의 입력단자(I65)에 인가되게 접속되어 제어신호(S0∼S2)에 따라 멀티플렉서(36∼41)가 채널 데이터 신호(DO0∼DO5)를 각기 출력하게 구성됨을 특징으로 하는 채널 정렬 회로.
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