KR100246348B1 - Input buffer circuit - Google Patents

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Abstract

본 발명은 입력버퍼회로에 관한 것으로, 종래의 기술에 있어서는 래스신호가 로우에서 하이, 하이에서 로우로 교류(AC)적인 이력현상(Hyteresis)은 약 0.3볼트 밖에 되지않아 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되면 하이로 디바이스가 오동작하는 문제점이 있었다.The present invention relates to an input buffer circuit, and in the related art, the hysteresis of the AC signal from low to high and high to low is only about 0.3 volts, so the device is operated low. When a momentary voltage of about 1.5 volts or more was applied due to noise, the high device malfunctioned.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성된 입력버퍼회로를 제공함으로써, 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되더라도 인버터의 엔-모스 트랜지스터가 턴-온되는 시간을 지연시켜 낸드게이트의 출력이 로우에서 하이로 갑자기 변화하는 것을 차단함으로써, 디바이스가 오동작하는 것을 방지하는 효과가 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems. The inverter outputs a high level signal when the level of the raster signal input from the input terminal is low, and outputs a low level signal when the level is high. Wow; A first P-MOS transistor for outputting a voltage applied from the power supply voltage Vcc by the ground voltage Vss input to the gate; A second P-MOS transistor configured to receive an output of the NAND gate at a gate and output an output of the first P-MOS transistor as 'node 2'; A noah gate that always outputs high by the input low and high signals; A NAND gate for NAND combining the signal input from the 'node 2' and the output of the noah gate; When the output signal of the inverter is high by providing a voltage applied from the power supply voltage from the inverter to provide an input buffer circuit consisting of the N-MOS transistor to prevent the output signal of the NAND gate directly changes from low to high, Even if a momentary voltage of about 1.5 volts or more is applied due to noise, the device may malfunction by delaying the time that the N-MOS transistor of the inverter turns on, thereby preventing the output of the NAND gate from suddenly changing from low to high. It is effective to prevent that.

Description

입력버퍼회로{INPUT BUFFER CIRCUIT}Input buffer circuit {INPUT BUFFER CIRCUIT}

본 발명은 입력버퍼회로에 관한 것으로, 특히 로우에서 동작하는 디바이스에 적당하도록 노이즈 면역성(Noise Immunity)을 개선한 입력버퍼에 관한 것이다.The present invention relates to an input buffer circuit, and more particularly, to an input buffer having improved noise immunity to be suitable for a device operating in a row.

도1은 종래 입력버퍼회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 게이트에 입력되는 래스신호에 의해 전원전압(Vcc)에서 인가한 전압을 출력 또는 차단하는 제1,2 피-모스 트랜지스터(PM1)(PM2)와, 상기 래스신호에 의해 접지전압(Vss)을 출력 또는 차단하는 제1,2 엔-모스 트랜지스터(NM1)(NM2)로 구성되어 '노드1'로 출력하는 인버터(10)와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트(NOR1)와; 상기 '노드1'로부터 입력되는 신호와 상기 노아게이트(NOR1)의 출력을 낸드조합하는 낸드게이트(NAD1)와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제3 피-모스 트랜지스터(PM3)와; 게이트에 상기 낸드게이트(NAD1)의 출력을 입력으로 받아 상기 제3 피-모스 트랜지스터(PM3)의 출력을 '노드1'로 출력하는 제4 피-모스 트랜지스터(PM4)로 구성된 것으로, 이와 같이 구성된 종래의 동작과정을 설명하면 다음과 같다.FIG. 1 is a circuit diagram illustrating a conventional input buffer circuit. As shown in FIG. 1, a first and second P-MOS transistors outputting or blocking a voltage applied from a power supply voltage Vcc by a raster signal inputted to a gate. Inverter 10 composed of PM1) PM2 and first and second N-MOS transistors NM1 and NM2 for outputting or cutting off the ground voltage Vss by the LAS signal. Wow; A NOA gate NOR1 which always outputs high by the input low and high signals; A NAND gate NAND1 for NAND combining a signal input from the 'node 1' and an output of the NOR gate NOR1; A third P-MOS transistor PM3 outputting a voltage applied from the power supply voltage Vcc by the ground voltage Vss input to the gate; A fourth P-MOS transistor PM4 configured to receive an output of the NAND gate NAD1 as an input to a gate and output an output of the third P-MOS transistor PM3 as 'node 1', is configured as described above. Referring to the conventional operation process as follows.

입력단으로 입력되는 래스신호가 로우이면 인버터(10)의 제1,2 피-모스 트랜지스터(PM1)(PM2)는 온되어 전원전압(Vcc)에서 인가한 전압을 출력하고, 제1,2 엔-모스 트랜지스터(NM1)(NM2)는 오프되며, 노아게이트(NOR1)는 항시 로우신호와 하이신호가 입력되어 하이신호를 출력하므로, 낸드게이트(NAD1)는 상기 인버터(10)의 출력(하이)과 상기 노아게이트(NOR1)의 출력(하이)을 낸드조합하여 로우신호를 출력단으로 출력한다.When the raster signal input to the input terminal is low, the first and second P-MOS transistors PM1 and PM2 of the inverter 10 are turned on to output the voltage applied from the power supply voltage Vcc, and the first and second yen- Since the MOS transistor NM1 and NM2 are turned off, and the NOR gate NOR1 always receives a low signal and a high signal to output a high signal, the NAND gate NAD1 is connected to the output (high) of the inverter 10. A low signal is output to the output terminal by NAND combining the output (high) of the NOA gate NOR1.

만약, 래스신호가 로우에서 하이로 변화하면 상기 낸드게이트(NOR1)의 출력(로우)에 의해 턴-온되어 있던 제4 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 로우에서 하이로 변화할 수 없으며, 반대로 래스신호가 하이에서 로우로 변화하면 상기 낸드게이트(NOR1)의 출력(하이)에 의해 오프되어 있어 제4 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 하이에서 로우로 변화한다.If the raster signal changes from low to high, the NAND gate at the point of time when the raster signal is changed by the fourth P-MOS transistor PM4 turned on by the output (low) of the NAND gate NOR1. The output of NOR1 cannot immediately change from low to high. On the contrary, when the LAS signal changes from high to low, the fourth P-MOS transistor PM4 is turned off by the output (high) of the NAND gate NOR1. ), The output of the NAND gate NOR1 immediately changes from high to low at the time of the change of the lath signal.

상기와 같이 종래의 기술에 있어서는 래스신호가 로우에서 하이, 하이에서 로우로 교류(AC)적인 이력현상(Hyteresis)은 약 0.3 볼트밖에 되지 않아 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되면 하이로 디바이스가 오동작하는 문제점이 있었다.As described above, in the conventional technology, the hysteresis of the AC signal from low to high and high to low is only about 0.3 volts, which is a cause of noise when the device is operating low. If a momentary voltage of 1.5 volts or more is applied, there is a problem that the device malfunctions.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 노이즈 등의 원인으로 하이 노이즈 펄스가 들어왔을 때 이를 인버터와 엔-모스 트랜지스터를 이용하여 제거하는 회로를 제공함에 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a circuit for removing a high noise pulse by using an inverter and an N-MOS transistor when a high noise pulse is introduced due to noise. .

도1은 종래 입력버퍼회로의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a conventional input buffer circuit.

도2는 본 발명 입력버퍼회로의 구성도.2 is a configuration diagram of an input buffer circuit of the present invention.

도3은 본 발명에 따른 모의실험 결과도.Figure 3 is a simulation result in accordance with the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10, 20 : 인버터 NM1∼NM7 : 엔-모스 트랜지스터10, 20: Inverter NM1 to NM7: N-MOS transistor

PM1∼PM4 : 피-모스 트랜지스터 NAD1 : 낸드게이트PM1 to PM4: P-MOS transistor NAD1: NAND gate

NOR1 : 노아게이트NOR1: Noah Gate

이와 같은 목적을 달성하기 위한 본 발명 입력버퍼회로는 입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성한 것을 특징으로 한다.The input buffer circuit of the present invention for achieving the above object is an inverter for outputting a high level signal when the level of the raster signal input from the input terminal is low, and outputs a low level signal when the high; A first P-MOS transistor for outputting a voltage applied from the power supply voltage Vcc by the ground voltage Vss input to the gate; A second P-MOS transistor configured to receive an output of the NAND gate at a gate and output an output of the first P-MOS transistor as 'node 2'; A noah gate that always outputs high by the input low and high signals; A NAND gate for NAND combining the signal input from the 'node 2' and the output of the noah gate; When the output signal of the inverter is high, it is characterized in that the N-MOS transistor is configured to prevent the output signal of the NAND gate directly changes from low to high by outputting a voltage applied from the power supply voltage.

상기 인버터는 게이트는 입력단에 연결되어 있고, 소오스는 전원전압(Vcc)에 연결되어 있으며, 드레인이 '노드3'에 연결되어 있는 피-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노도4'에 연결되어 있는 제1 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노도5'에 연결되어 있는 제2 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드4'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제3 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드5'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제4 엔-모스 트랜지스터로 구성함을 특징으로 한다.The inverter includes a P-MOS transistor having a gate connected to an input terminal, a source connected to a power supply voltage Vcc, and a drain connected to 'node 3'; A first N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 3', and a drain connected to the 'nodal 4'; A second N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 3', and a drain connected to the 'nodal 5'; A third N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 4', and a drain connected to the ground; The gate is connected to the input terminal, the source is connected to the 'node 5', characterized in that the drain is connected to the ground is composed of a fourth N-MOS transistor.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명 입력버퍼회로의 구성도이고, 도3은 본 발명에 따른 모의실험 결과도로서, 이에 도시한 바와 같이 입력단으로 입력되는 래스신호가 로우이면 인버터(20)의 피-모스 트랜지스터(PM1)는 온되어 전원전압(Vcc)에서 인가한 전압을 출력하고, 제1,2,3,4 엔-모스 트랜지스터(NM3)(NM4)(NM5)(NM6)는 오프되며, 상기 피-모스 트랜지스터(PM1)의 출력은 엔-모스 트랜지스터(NM5)를 턴-온시켜 전원전압(Vcc)에서 인가한 전압을 출력하고, 이 출력은 상기 인버터(20)의 '노드4','노드5'로 피드백(feedback)되며, 노아게이트(NOR1)는 항시 로우신호와 하이신호가 입력되어 하이신호를 출력하므로, 낸드게이트(NAD1)는 상기 인버터(10)의 피-모스 트랜지스터(PM1)의 출력과 상기 노아게이트(NOR1)의 출력을 낸드조합하여 로우신호를 출력단으로 출력한다.FIG. 2 is a block diagram of the input buffer circuit of the present invention, and FIG. 3 is a simulation result diagram according to the present invention. As shown in FIG. 3, when the las signal input to the input terminal is low, the P-MOS transistor of the inverter 20 ( PM1 is turned on to output the voltage applied from the power supply voltage Vcc, and the first, second, third and fourth N-MOS transistors NM3, NM4, NM5 and NM6 are turned off, and the P-MOS The output of the transistor PM1 turns on the N-MOS transistor NM5 to output a voltage applied from the power supply voltage Vcc, and the output of the transistor PM1 is 'node 4' and 'node 5' of the inverter 20. Since the NOR gate NOR1 always receives a low signal and a high signal and outputs a high signal, the NAND gate NAD1 is connected to the output of the P-MOS transistor PM1 of the inverter 10. A low signal is output to an output terminal by NAND combining the output of the NOR gate NOR1.

변화되기 이전에 엔-모스 트랜지스터(NM7)에 의해 인버터(20)의 '노드4','노드5'에 하이 레벨이 저장되어 있어 만약, 래스신호가 로우에서 하이로 변화하면 상기 인버터(20)의 제1,2 엔-모스 트랜지스터(NM3)(NM4)가 턴-온되는 시간을 지연시켜 상기 낸드게이트(NOR1)의 출력(로우)에 의해 턴-온되어 있던 제2 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 로우에서 하이로 변화할 수 없다.Before the change, the high level is stored in 'node 4' and 'node 5' of the inverter 20 by the N-MOS transistor NM7. If the raster signal changes from low to high, the inverter 20 The second P-MOS transistor PM4 that is turned on by the output (low) of the NAND gate NOR1 by delaying the time that the first and second N-MOS transistors NM3 and NM4 of the second N-MOS transistor NM3 and NM4 are turned on. ), The output of the NAND gate NOR1 cannot immediately change from low to high at the point of time at which the lath signal changes.

반대로 변화되기 이전에 엔-모스 트랜지스터(NM7)에 의해 인버터(20)의 '노드4','노드5'에 로우 레벨이 저장되어 있어 만약, 래스신호가 하이에서 로우로 변화하면 상기 낸드게이트(NOR1)의 출력(하이)에 의해 오프되어 있어 제2 피-모스 트랜지스터(PM4)에 의해서 래스신호의 변화하는 시점에서 상기 낸드게이트(NOR1)의 출력이 바로 하이에서 로우로 변화한다.On the contrary, the low level is stored in the 'node 4' and the 'node 5' of the inverter 20 by the N-MOS transistor NM7, so if the raster signal changes from high to low, the NAND gate ( The output of the NAND gate NOR1 immediately changes from high to low at the time when the LAS signal is changed by the second P-MOS transistor PM4 and turned off by the output (high) of NOR1.

이상에서 설명한 바와 같이 본 발명 입력버퍼회로는 로우로 디바이스가 동작하고 있을 때 노이즈 등의 원인으로 약1.5볼트 이상의 순간적인 전압이 인가되더라도 인버터의 엔-모스 트랜지스터가 턴-온되는 시간을 지연시켜 낸드게이트의 출력이 로우에서 하이로 갑자기 변화하는 것을 차단함으로써, 디바이스가 오동작하는 것을 방지하는 효과가 있다.As described above, the input buffer circuit of the present invention delays the time that the N-MOS transistor of the inverter is turned on even when a momentary voltage of about 1.5 volts or more is applied due to noise or the like when the device is operating low. By preventing the output of the gate from suddenly changing from low to high, there is an effect of preventing the device from malfunctioning.

Claims (2)

입력단으로부터 입력되는 래스신호의 레벨이 로우인 경우 하이레벨의 신호를 출력하고, 하이인 경우 로우레벨의 신호를 출력하는 인버터와; 게이트에 입력되는 접지전압(Vss)에 의해 전원전압(Vcc)에서 인가한 전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 상기 낸드게이트의 출력을 입력으로 받아 상기 제1 피-모스 트랜지스터의 출력을 '노드2'로 출력하는 제2 피-모스 트랜지스터와; 입력되는 로우신호와 하이신호에 의해 항상 하이를 출력하는 노아게이트와; 상기 '노드2'로부터 입력되는 신호와 상기 노아게이트의 출력을 낸드조합하여 출력하는 낸드게이트와; 상기 인버터의 출력신호가 하이인 경우 전원전압에서 인가하는 전압을 상기 인버터에서 출력하여 낸드게이트의 출력신호가 로우에서 하이로 바로 변화하는 것을 방지하는 엔-모스 트랜지스터로 구성함을 특징으로 하는 입력버퍼회로.An inverter for outputting a high level signal when the level of the raster signal input from the input terminal is low, and outputting a low level signal when the raster signal is low; A first P-MOS transistor for outputting a voltage applied from the power supply voltage Vcc by the ground voltage Vss input to the gate; A second P-MOS transistor configured to receive an output of the NAND gate at a gate and output an output of the first P-MOS transistor as 'node 2'; A noah gate that always outputs high by the input low and high signals; A NAND gate for NAND combining the signal input from the 'node 2' and the output of the noah gate; When the output signal of the inverter is high, the input buffer characterized in that the input buffer to prevent the output signal of the NAND gate directly changes from low to high by outputting a voltage applied from the power supply voltage from the inverter Circuit. 제1항에 있어서, 상기 인버터는 게이트는 입력단에 연결되어 있고, 소오스는 전원전압(Vcc)에 연결되어 있으며, 드레인이 '노드3'에 연결되어 있는 피-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노드4'에 연결되어 있는 제1 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드3'에 연결되어 있으며, 드레인이 '노드5'에 연결되어 있는 제2 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드4'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제3 엔-모스 트랜지스터와; 게이트는 상기 입력단에 연결되어 있고, 소오스는 상기 '노드5'에 연결되어 있으며, 드레인이 접지에 연결되어 있는 제4 엔-모스 트랜지스터로 구성함을 특징으로 하는 입력버퍼회로.The semiconductor device of claim 1, wherein the inverter comprises: a P-MOS transistor having a gate connected to an input terminal, a source connected to a power supply voltage (Vcc), and a drain connected to 'node 3'; A first N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 3', and a drain connected to the 'node 4'; A second N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 3', and a drain connected to the 'node 5'; A third N-MOS transistor having a gate connected to the input terminal, a source connected to the 'node 4', and a drain connected to the ground; And a gate connected to the input terminal, a source connected to the 'node 5', and a fourth N-MOS transistor having a drain connected to the ground.
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