KR100238244B1 - Method of trench isolation - Google Patents

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Abstract

전체 제조공정수가 감소된 트랜치 소자분리방법을 개시하고 있다. 포토레지스트 패턴을 식각마스크로 사용하여 소자분리를 위한 트랜치를 형성하기 때문에, 패드산화막 형성, 실리콘 질화막 형성, 패터닝 및 제거 공정 단계를 줄일 수 있다. 또한 소자분리막을 형성한 후, 실리콘 기판 또는 소자분리막 표면을 선택적으로 식각하여 단차를 형성하기 때문에 게이트 전극 형성과 같은 후속공정을 위한 얼라인 키 형성 단계를 줄일 수 있다.A trench device isolation method is disclosed in which the total manufacturing process number is reduced. Since the photoresist pattern is used as an etching mask to form a trench for device isolation, the steps of pad oxide film formation, silicon nitride film formation, patterning and removal processes can be reduced. In addition, after the device isolation layer is formed, a step is formed by selectively etching the surface of the silicon substrate or the device isolation layer, thereby reducing the alignment key formation step for a subsequent process such as forming a gate electrode.

Description

트랜치 소자분리방법{Method of trench isolation}Trench device isolation method

본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 트랜치 소자분리방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device, and more particularly to a trench device isolation method.

반도체 장치가 고집적화되고 미세화되어감에 따라 소자간을 분리하는 소자분리 영역의 축소는 중요한 항목으로 대두되고 있다. 소자분리 영역의 형성은 모든 제조공정단계에 있어서 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로 칩 패턴 전체를 비례축소해 가는데 있어서 소자분리 영역의 비례축소가 불가피하다.As semiconductor devices are becoming highly integrated and miniaturized, reduction of device isolation regions that separate devices is becoming an important item. Formation of the device isolation region is an initial step in all manufacturing process steps, and depends on the size of the active region and the process margin of the post-process step. Therefore, the proportion of the device isolation region is reduced in proportion to the entire chip pattern. Is inevitable.

일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS)은, 공정이 간단하다는 잇점이 있으나, 256M DRAM급 이상의 고집적화되는 반도체장치에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird's Beak)에 의한 펀치스루와, 필드산화막의 두께감소와 같은 문제점으로 인하여 그 한계에 이르고 있다.In general, the LOCOS by selective oxidation, which is widely used in the manufacture of semiconductor devices, has the advantage of a simple process, but the width of device separation in a highly integrated semiconductor device of 256M DRAM level or higher. As the (Width) decreases, the limit is reached due to problems such as punch-through caused by Bird's Beak and the thickness reduction of the field oxide film.

상기 LOCOS 방법의 문제점을 개선하기 위하여 제안된 트랜치를 이용한 소자분리방법은, 필드산화막의 형성에 있어서 상기 LOCOS 방법과 같이 열산화공정에 의하지 않으므로 열산화공정으로 인해 유발되는 상기 LOCOS 방법의 단점들을 어느 정도 줄일 수 있고, 반도체 기판에 트랜치를 형성하고 내부를 산화막등 절연물질로 채움으로써 같은 소자분리 폭에서도 효과적인 소자분리 깊이를 가질 수 있어 LOCOS 방법보다 작은 소자분리 영역을 만들 수 있다.The device isolation method using the proposed trench to improve the problem of the LOCOS method is not formed by the thermal oxidation process as the LOCOS method in the formation of the field oxide film, which is a disadvantage of the LOCOS method caused by the thermal oxidation process. By forming a trench in a semiconductor substrate and filling the inside with an insulating material such as an oxide film, the device isolation region can have an effective device isolation depth even at the same device isolation width, thereby making a device isolation region smaller than that of the LOCOS method.

이와 같은 트랜치 소자분리 방법이 예를 들어 논문 "A Highly Manufacturable Trench Isolation Process for Deep Submicron DRAMs"(57∼60 페이지, IEDM Tech. Digest, 1993, 저자: P. Fazan et al.)에 개시된 바 있다.Such a trench isolation method has been described, for example, in the article "A Highly Manufacturable Trench Isolation Process for Deep Submicron DRAMs" (pages 57-60, IEDM Tech. Digest, 1993, author: P. Fazan et al.).

상기 논문에 따르면, 패드산화막과 실리콘질화막을 형성하고, 실리콘질화막과 패드산화막을 패터닝한 다음, 이들 패터닝된 실리콘질화막과 패드산화막을 마스크로 사용하고 반도체 기판을 식각함으로써, 트랜치를 형성한다. 이후, 트랜치 측벽을 열산화시키고, 화학기상증착법(Chemical Vapor Deposition)에 의한 산화막을 형성한 다음, 화학-기계적 폴리싱(Chemical Mechanical Polishing, 이하 CMP)공정을 통해 평탄화시킨다. 계속해서, 실리콘질화막을 제거하고, 단차진 산화막 측벽에 산화물 스페이서를 형성한 다음, 패드산화막을 습식식각하여 소자분리막을 완성하고, 게이트 산화막과 게이트를 형성한다.According to the above paper, a trench is formed by forming a pad oxide film and a silicon nitride film, patterning the silicon nitride film and the pad oxide film, and then using the patterned silicon nitride film and the pad oxide film as a mask and etching the semiconductor substrate. Thereafter, the trench sidewalls are thermally oxidized, an oxide film is formed by chemical vapor deposition, and then planarized by chemical mechanical polishing (CMP). Subsequently, the silicon nitride film is removed, an oxide spacer is formed on the sidewall of the stepped oxide film, the pad oxide film is wet-etched to complete the device isolation film, and the gate oxide film and the gate are formed.

본 발명이 이루고자 하는 기술적 과제는, 전체 제조공정수가 감소된 트랜치 소자분리방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a trench isolation method for reducing the total number of manufacturing steps.

본 발명이 이루고자 하는 다른 기술적 과제는, 후속되는 얼라인 키 형성 공정이 생략될 수 있는 트랜치 소자분리방법을 제공하는 것이다.Another object of the present invention is to provide a trench isolation method in which a subsequent alignment key forming process can be omitted.

도 1 및 도 2는 종래 및 본 발명의 소자분리 기술에 따른 공정 순서를 단계별로 도시한 블록도들이다.1 and 2 are block diagrams illustrating step-by-step process sequences according to the device isolation technology of the prior art and the present invention.

도 3 내지 도 6은 본 발명의 제1 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a trench isolation method according to a first embodiment of the present invention.

도 7 및 도 9는 본 발명의 제2 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다.7 and 9 are cross-sectional views illustrating a trench isolation method according to a second embodiment of the present invention.

도 10 및 도 11은 본 발명의 제3 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다.10 and 11 are cross-sectional views illustrating a trench device isolation method according to a third embodiment of the present invention.

도 12 내지 도 14는 본 발명의 상기 제1 실시예에 따른 트랜치 소자분리 후 형성된 소자의 전기적 특성들을 측정한 결과를 도시한 그래프들이다.12 to 14 are graphs illustrating the results of measuring electrical characteristics of a device formed after isolation of a trench device according to the first embodiment of the present invention.

상기 과제를 달성하기 위한 트랜치 소자분리 방법에 따르면, 반도체 기판 상에 물질층을 형성한 다음 패터닝하여 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 사용하고 상기 기판을 소정깊이 식각하여 트랜치를 형성하고, 상기 마스크 패턴을 제거한 후, 상기 트랜치를 매립하고 상기 기판 상에 소정두께를 갖는 절연층을 형성한다. 다음, 절연층이 형성된 상기 결과물에 대해 상기 기판이 노출될때까지 화학-기계적 연마 공정을 수행하여 소자분리막을 형성한다.According to the trench isolation method for achieving the above object, a material layer is formed on the semiconductor substrate and then patterned to form a mask pattern. Using the mask pattern as an etch mask and etching the substrate to a predetermined depth to form a trench, after removing the mask pattern, the trench is buried and an insulating layer having a predetermined thickness is formed on the substrate. Next, the device isolation film is formed by performing a chemical-mechanical polishing process on the resulting product having the insulating layer formed thereon until the substrate is exposed.

상기 마스크 패턴은 포토레지스트로 형성될 수 있으며, 패드산화막 형성, 실리콘 질화막 형성, 패터닝 및 제거 공정 단계를 줄일 수 있다.The mask pattern may be formed of a photoresist, and may reduce pad oxide film formation, silicon nitride film formation, patterning, and removal process steps.

상기 과제 및 다른 과제를 달성하기 위한 트랜치 소자분리 방법에 따르면, 상기 화학-기계적 연마 공정 후 상기 소자분리막 표면을 선택적으로 식각할 수 있으며, 이에 의해 형성된 상기 소자분리막 표면과 기판 표면과의 단차가 후속공정의 얼라인 키로 사용될 수 있다.According to the trench isolation method for achieving the above and other objects, it is possible to selectively etch the surface of the device isolation film after the chemical-mechanical polishing process, the step between the device isolation film surface and the substrate surface formed by Can be used as an alignment key for the process.

상기 과제 및 다른 과제를 달성하기 위한 트랜치 소자분리 방법에 따르면 또한, 상기 화학-기계적 연마 공정 후, 상기 기판 표면을 선택적으로 식각할 수 있으며, 이에 의해 형성된 상기 소자분리막 표면과 기판 표면과의 단차가 후속공정의 얼라인 키로 사용될 수 있으며, 뿐만 아니라 상기 화학-기계적 연마 공정에 의한 반도체 기판의 손상이나 오염을 최소화할 수 있다.According to the trench device isolation method for achieving the above and other objects, it is also possible to selectively etch the substrate surface after the chemical-mechanical polishing process, so that the step difference between the device isolation film surface and the substrate surface formed thereby It can be used as an alignment key for subsequent processes, as well as minimizing damage or contamination of the semiconductor substrate by the chemical-mechanical polishing process.

본 발명에 따르면 또한, 형성되는 소자의 특성을 향상시키기 위해 공정이 더 추가될 수도 있는데, 그 예로서, 마스크 패턴이 제거된 결과물 전면에 얇은 열산화막을 형성하여 트랜치 형성시 발생된 결함을 제거할 수 있으며, 절연층을 형성한 후, 열처리 공정을 수행하여 절연층의 결합을 강화할 수 있다. 또한, 물질층 형성 전 반도체 기판 상에 산화막을 형성하여, 물질층과 반도체 기판의 접착성을 강화할 수도 있다.According to the present invention, a process may be further added to improve the characteristics of the device to be formed. As an example, a thin thermal oxide film may be formed on the entire surface of the resultant from which the mask pattern is removed to remove defects generated during trench formation. After forming the insulating layer, a heat treatment process may be performed to enhance bonding of the insulating layer. In addition, an oxide film may be formed on the semiconductor substrate prior to forming the material layer to enhance adhesion between the material layer and the semiconductor substrate.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

먼저, 도 1 및 도 2는 종래 및 본 발명의 소자분리 기술에 따른 공정 순서를 단계별로 도시한 블록도들로서, 소자분리막 형성을 위한 기본적인 단계들만을 도시하였다. 이 단계들 이외에도 소자분리 특성을 향상시키기 위한 여러 가지 단계들이 더 추가될 수 있음은 물론이다.First, FIGS. 1 and 2 are block diagrams illustrating step-by-step process steps according to the conventional and inventive device isolation techniques, and illustrate only basic steps for forming device isolation layers. In addition to these steps, various steps may be added to improve device isolation characteristics.

도 2에 도시된 바와 같이 본 발명에 따른 트랜치 소자분리방법은 크게, 포토레지스트 패턴을 형성하는 제1 단계(30), 트랜치를 형성하는 제2 단계(32), 포토레지스트 패턴을 제거하는 제3 단계(34), 트랜치를 절연물질로 매립하는 제4 단계(36), 및 평탄화시키는 제5 단계(38)로 구성된다. 이와 같이 본 발명에서는 포토레지스트 패턴을 이용하여 반도체 기판 내에 트랜치를 형성하기 때문에, 도 1에 도시된 패드산화막 형성 단계(10), 실리콘 질화막 형성 단계(12), 실리콘 질화막 패터닝 단계(16), 및 실리콘 질화막 제거 단계(26) 등 4 개의 단계가 필요하지 않게 된다. 이에 의해 반도체 소자 제조공정을 단순화시킬 수 있으므로 제조경비 절감이 가능하다.As shown in FIG. 2, the trench isolation method according to the present invention is largely divided into a first step 30 of forming a photoresist pattern, a second step 32 of forming a trench, and a third step of removing the photoresist pattern. A step 34, a fourth step 36 of embedding the trench with an insulating material, and a fifth step 38 of planarization. As described above, in the present invention, since the trench is formed in the semiconductor substrate using the photoresist pattern, the pad oxide film forming step 10, the silicon nitride film forming step 12, the silicon nitride film patterning step 16 shown in FIG. 1, and Four steps, such as the silicon nitride film removal step 26, are not required. As a result, the manufacturing process of the semiconductor device can be simplified, thereby reducing manufacturing costs.

계속해서, 상기 도 2에 도시된 공정 순서에 기초한 본 발명의 제1 내지 제3 실시예들을 도 3 내지 도 11을 참조하여 설명한다.Subsequently, first to third embodiments of the present invention based on the process sequence illustrated in FIG. 2 will be described with reference to FIGS. 3 to 11.

도 3 내지 도 6은 본 발명의 제1 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a trench isolation method according to a first embodiment of the present invention.

도 3은 반도체 기판(51) 상에 마스크 패턴(53)을 형성하는 단계를 도시한 것이다.3 illustrates a step of forming a mask pattern 53 on the semiconductor substrate 51.

먼저, 반도체 기판(51)상에 식각마스크로 사용될 물질, 예를 들면 포토레지스트를 도포하여 포토레지스트층을 형성한 다음, 상기 기판의 일부를 노출시키도록 패터닝하여 마스크 패턴(53)을 형성한다.First, a photoresist layer is formed by applying a material to be used as an etching mask, for example, a photoresist, on a semiconductor substrate 51, and then patterning the exposed portion of the substrate to form a mask pattern 53.

바람직한 실시예에 따르면, 상기 마스크 패턴(53)을 형성하기 전, 얇은 열산화막이나 화학기상증착법을 이용한 실리콘산화막을 형성하여, 상기 마스크 패턴(53)과 기판(51)과의 접착성을 향상시킬 수 있다. 또한, 상기 마스크 패턴(53)은 포토레지스트 대신 실리콘 산화물로도 형성 가능한데. 이때에는 보다 미세한 트랜치가 형성될 수 있다.According to a preferred embodiment, before the mask pattern 53 is formed, a thin thermal oxide film or a silicon oxide film using chemical vapor deposition is formed to improve adhesion between the mask pattern 53 and the substrate 51. Can be. In addition, the mask pattern 53 may be formed of silicon oxide instead of photoresist. At this time, a finer trench may be formed.

도 4는 트랜치(T)를 형성하는 단계를 도시한 것이다.4 illustrates the step of forming a trench T. FIG.

상기 마스크 패턴(53)을 식각마스크로 사용하고 상기 기판(51)을 소정깊이 식각함으로써 트랜치(T)를 형성한다.The trench T is formed by using the mask pattern 53 as an etching mask and etching the substrate 51 by a predetermined depth.

도 5는 절연층(57)을 형성하는 단계를 도시한 것이다.5 shows the step of forming the insulating layer 57.

예를 들어, 상기 마스크 패턴(53)이 포토레지스트로 형성된 경우, 상기 마스크 패턴(53)을 포토레지스트 에슁(Ashing)과 같은 통상의 방법으로 제거한다. 다음, 상기 트랜치(T)를 채우고 상기 기판(51) 상에 소정의 두께를 갖는 절연층(57)을 형성한다.For example, when the mask pattern 53 is formed of photoresist, the mask pattern 53 is removed by a conventional method such as photoresist ashing. Next, the trench T is filled and an insulating layer 57 having a predetermined thickness is formed on the substrate 51.

상기 절연층(57)은, 불순물이 도우프되지 않은 실리콘산화물(USG)로 형성될 수 있으며 화학기상증착법, 예컨대 고밀도 플라즈마(high density plazma)를 이용한 화학기상증착법으로 형성될 수 있다.The insulating layer 57 may be formed of silicon oxide (USG) that is not doped with impurities, and may be formed by chemical vapor deposition, for example, chemical vapor deposition using a high density plasma.

또한 언급된 바와 같이 상기 마스크 패턴(53)을 실리콘 산화물로 형성하는 경우, 상기 마스크 패턴(53)은 상기 절연층(57) 형성 전에 제거하거나, 이후의 상기 절연층(57) 평탄화시 제거할 수 있다.In addition, as mentioned above, when the mask pattern 53 is formed of silicon oxide, the mask pattern 53 may be removed before the insulating layer 57 is formed, or may be removed during subsequent planarization of the insulating layer 57. have.

한편, 본 발명의 바람직한 실시예에 따르면, 트랜치를 형성하기 위한 플라즈마 식각시 발생될 수 있는 기판(51)의 결함 및 스트레스를 제거하기 위해, 상기 절연층(57) 형성 전, 마스크 패턴(53)이 제거된 결과물 전면에 약 50∼250Å 두께의 얇은 열산화막(55)을 형성할 수 있다.Meanwhile, according to a preferred embodiment of the present invention, in order to remove defects and stress of the substrate 51 that may be generated during plasma etching to form the trench, the mask pattern 53 is formed before the insulating layer 57 is formed. A thin thermal oxide film 55 having a thickness of about 50 to 250 kPa can be formed on the entire surface of the removed product.

본 발명의 바람직한 실시예에 따르면 또한, 상기 절연층 형성 후, 상기 절연층(57)의 결합을 강화시키기 위한 열처리 공정을 700℃∼1200℃, 바람직하게는 약1000℃, 질소(N2)분위기에서 30분∼16시간, 바람직하게는 약 1시간 정도 실시할 수 있다.According to a preferred embodiment of the present invention, after the formation of the insulating layer, the heat treatment process for strengthening the bonding of the insulating layer 57 is 700 ℃ to 1200 ℃, preferably about 1000 ℃, nitrogen (N 2 ) atmosphere 30 minutes to 16 hours, preferably about 1 hour.

도 6은 소자분리막(59)을 형성하는 단계를 도시한 것이다.6 illustrates a step of forming the device isolation layer 59.

상기 반도체 기판(51)이 노출될때까지 CMP 하여, 상기 절연층(57)을 평탄화함으로써 트랜치를 매립하는 소자분리막(59)을 형성한다. 다음에, 도시되지는 않았지만, 희생산화공정을 통해 희생산화막을 50∼200Å 두께로 성장시키고, 그 결과물 전면에 불순물 이온주입, 예컨대 웰, 채널저지, 또는 문턱전압 조절용 이온주입을 한 다음, BOE(Buffered Oxide Etchant)나 불산(HF)과 같은 실리콘산화막 에쳔트를 사용하여 상기 희생산화막을 제거하는 공정을 더 구비할 수 있다.CMP until the semiconductor substrate 51 is exposed to form a device isolation film 59 to fill the trench by planarizing the insulating layer 57. Next, although not shown, the sacrificial oxide film is grown to a thickness of 50 to 200 Pa through a sacrificial oxidation process, and impurity ion implantation, for example, well, channel blocking, or threshold voltage ion implantation is performed on the entire surface of the resultant, followed by BOE ( The method may further include removing the sacrificial oxide film using a silicon oxide film etchant, such as Buffered Oxide Etchant) or hydrofluoric acid (HF).

이와 같은 희생산화공정은, CMP 공정에 의해 발생될 수 있는 기판 표면의 결함이나 손상 등을 회복시키는 역할을 하며, 따라서 양질의 게이트 산화막 성장이 가능하게 된다. 본 발명에 따른 트랜치 소자분리 후 형성된 게이트 산화막의 전기적 특성을 측정한 결과가 도 14에 도시되어 있다.Such a sacrificial oxidation process serves to recover defects or damages on the surface of the substrate which may be generated by the CMP process, and thus, high-quality gate oxide film growth is possible. The measurement results of the electrical characteristics of the gate oxide film formed after the trench isolation according to the present invention are shown in FIG. 14.

이상 언급된 바와 같이 본 발명의 제1 실시예에 따르면, 포토레지스트를 마스크로 사용하여 기판에 트랜치를 형성하고, 트랜치 형성후 이 마스크를 제거하기 때문에, 종래의 패드산화막 성장공정, 질화막 증착공정, 이들 패턴을 형성하기 위한 식각공정, 및 제거공정등이 요구되지 않으므로, 종래에 비해 보다 단순화된 공정을 통해 소자분리막 형성이 가능하다.As mentioned above, according to the first embodiment of the present invention, since the trench is formed on the substrate using the photoresist as a mask and the mask is removed after the trench is formed, the conventional pad oxide film growth process, nitride film deposition process, Since an etching process, a removal process, and the like for forming these patterns are not required, the device isolation film may be formed through a more simplified process than in the related art.

도 7 및 도 9는 본 발명의 제2 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다. 본 발명의 제2 실시예는 제1 실시예에서의 상기 CMP 공정후, 소자분리막이 기판에 비해 리세스되도록 하는 것을 제외하고는 상기 제1 실시예와 동일하게 진행된다.7 and 9 are cross-sectional views illustrating a trench isolation method according to a second embodiment of the present invention. The second embodiment of the present invention proceeds in the same manner as the first embodiment except that the device isolation film is recessed relative to the substrate after the CMP process in the first embodiment.

도 7은 그 표면이 리세스된 소자분리막(59')을 형성하는 단계를 도시한 것이다.Fig. 7 shows the step of forming the device isolation film 59 'whose surface is recessed.

제1 실시예에서와 마찬가지로, 절연층(57)을 형성하고, 상기 절연층(57)을 상기 반도체 기판(51)이 노출될때까지 CMP 하여 평탄화하는 단계까지 진행한다. 다음, 상기 소자분리막(59)을 일정 깊이 식각하여, 상기 기판(51)에 비해 리세스된 소자분리막(59')을 형성한다. 이때, 상기 식각은, 소자분리막(59)만을 선택적으로 식각할 수 있는 에쳔트, 예컨대 질산(HNO3), 수산화암모늄(NH4OH) 및 과산화수소수(H2O2) 혼합된 용액, 또는 불산(HF)과 같은 산화물 에쳔트를 이용한 습식식각을 이용하거나, 플라즈마에 의한 건식식각을 이용할 수 있다.As in the first embodiment, the insulating layer 57 is formed, and the insulating layer 57 is processed to planarize by CMP until the semiconductor substrate 51 is exposed. Next, the device isolation layer 59 is etched to a predetermined depth to form a recessed device isolation layer 59 ′ compared to the substrate 51. In this case, the etching may include an etchant capable of selectively etching only the device isolation layer 59, for example, a solution in which nitric acid (HNO 3 ), ammonium hydroxide (NH 4 OH), and hydrogen peroxide (H 2 O 2 ) are mixed. Wet etching using oxide etchant such as (HF) may be used, or dry etching by plasma may be used.

이때, 식각되는 깊이, 즉 식각에 의해 형성되는 소자분리막(59') 표면과 기판(51) 표면과의 단차가 100∼1000Å 정도 되도록 하는 것이 바람직하다. 이 단차는 이후의 공정, 예를 들어 게이트 전극 형성을 위한 사진공정에서 얼라인 키(align key)로 사용될 수 있다. 종래의 일반적인 트랜치 소자분리방법에 따르면, CMP 후의 평탄도가 양호하므로 최종구조에서 단차가 거의 없게 되어, 후속 공정을 위한 얼라인 키 패턴을 따로이 형성하여야 한다. 그러나, 상기 제2 실시예에서와 같이, 얼라인 장비에 의해 인식되어질 정도의 단차를 형성함으로써, 얼라인 키 형성공정을 삭제할 수 있다.At this time, it is preferable that the depth of etching, that is, the level difference between the surface of the device isolation film 59 'formed by etching and the surface of the substrate 51 is about 100 to 1000 mW. This step can be used as an align key in a subsequent process, for example a photo process for forming a gate electrode. According to the conventional trench device isolation method, since the flatness after CMP is good, there are almost no steps in the final structure, so that an alignment key pattern for a subsequent process must be separately formed. However, as in the second embodiment, the alignment key forming process can be eliminated by forming the level difference to be recognized by the alignment equipment.

이후, 도 8 및 도 9에 도시된 바와 같이, 리세스된 소자분리막(59')이 형성된 결과물 전면에, 희생산화공정 추가하여 희생산화막(58)을 50∼200Å 두께로 성장시키고, 그 결과물 전면에 불순물 이온주입, 예컨대 웰, 채널저지, 또는 문턱전압 조절용 이온주입을 실시한 다음 BOE나 불산과 같은 산화막 에쳔트를 사용하여 상기 희생산화막(58)을 제거함으로써, 소자분리막(59')을 완성할 수 있다.8 and 9, the sacrificial oxide layer 58 is grown to a thickness of 50 to 200 microseconds by adding a sacrificial oxidation process to the entire surface of the resultant recessed device isolation layer 59 ′. Impurity ion implantation, for example, well, channel blocking, or ion implantation for adjusting the threshold voltage, and then removing the sacrificial oxide film 58 using an oxide film etchant, such as BOE or hydrofluoric acid, to complete the device isolation film 59 '. Can be.

이상 설명된 제2 실시예에 따르면, CMP 후 소자분리막을 선택적으로 식각하여 소자분리막과 기판사이의 단차를 형성한 후, 이를 후속 공정에서 얼라인 키로 활용한다. 따라서, 제조공정을 보다 단순화시킬 수 있다.According to the second embodiment described above, after the CMP, the device isolation film is selectively etched to form a step between the device isolation film and the substrate, and then used as an alignment key in a subsequent process. Therefore, the manufacturing process can be simplified more.

도 10 및 도 11은 본 발명의 제3 실시예에 따른 트랜치 소자분리방법을 설명하기 위해 도시한 단면도들이다. 본 발명의 제2 실시예는 제1 실시예에서의 상기 CMP 공정후, 상기 제2 실시예와는 반대로, 기판(51)이 소자분리막(59)에 비해 리세스되도록 하는 것을 제외하고는 상기 제1 실시예와 동일하게 진행된다.10 and 11 are cross-sectional views illustrating a trench device isolation method according to a third embodiment of the present invention. The second embodiment of the present invention, after the CMP process in the first embodiment, except that the substrate 51 is recessed compared to the device isolation film 59, in contrast to the second embodiment It proceeds in the same manner as in the first embodiment.

도 10은 반도체 기판(51) 표면 일부를 식각하여 리세스된 형태로 만드는 단계를 도시한 것이다.FIG. 10 illustrates a step of etching a part of the surface of the semiconductor substrate 51 to form a recessed shape.

먼저, 절연층(57)을 형성하고, 상기 절연층(57)을 상기 반도체 기판(51)이 노출될때까지 CMP 하여 평탄화하는 단계까지는 상기 제1 실시예와 동일한 방법으로 진행한다. 다음, 상기 기판만을 식각할 수 있는 에쳔트 예컨대, 불화암모늄(NH4F)과 불산(HF)이 혼합된 용액을 사용한 습식식각을 통해 상기 기판(51)을 선택적으로 일정깊이 식각한다.First, the process of forming the insulating layer 57 and CMP planarizing the insulating layer 57 until the semiconductor substrate 51 is exposed is performed in the same manner as in the first embodiment. Next, the substrate 51 is selectively etched to a predetermined depth through wet etching using an etchant capable of etching only the substrate, for example, a solution in which ammonium fluoride (NH 4 F) and hydrofluoric acid (HF) are mixed.

이에 따라, 상기 기판(51) 표면은 소자분리막(59)에 비해 리세스된 형태를 가지게 된다. 이와 같이 기판 표면을 일정깊이 식각하는 것은, CMP 공정 중 발생할 수 있는 스트레스나 그로인한 결함, 또는 CMP 공정에서 사용되는 슬러리 안에 포함되어 있는 파티클(Particle)들을 기판 표면에서 제거하기 위한 것이다.Accordingly, the surface of the substrate 51 has a recessed shape compared to the device isolation layer 59. As such, the surface of the substrate is etched deeply to remove the stress or the resulting defects during the CMP process or the particles contained in the slurry used in the CMP process.

도 11은 희생 산화공정 후 평탄화된 소자분리막을 형성하는 단계를 도시한 것이다.FIG. 11 illustrates a step of forming a planarized device isolation layer after a sacrificial oxidation process.

리세스가 형성된 상기 결과물 전면에, 희생산화공정을 통해 희생산화막(도시되지 않음)을 50∼200Å 두께로 성장시키고, 그 결과물 전면에 불순물 이온주입, 예컨대 웰, 채널저지, 또는 문턱전압 조절용 이온주입을 실시한 다음 BOE나 불산과 같은 산화막 에쳔트를 사용하여 상기 희생산화막을 제거함으로써, 소자분리막(59)을 완성한다.A sacrificial oxide film (not shown) is grown to a thickness of 50 to 200 microseconds through a sacrificial oxidation process on the entire surface of the resultant formed recess, and impurity ion implantation, for example, well, channel blocking, or ion implantation for controlling threshold voltage After the removal of the sacrificial oxide film using an oxide film etchant such as BOE or hydrofluoric acid, the device isolation film 59 is completed.

이때, 도시된 바와 같이 상기 희생산화막 제거시 오버-에치(Over-Etch)를 실시하여, 상기 기판(51) 표면과 소자분리막(59) 표면이 평탄하게 되도록 할 수 있다.In this case, as illustrated, the substrate 51 and the device isolation layer 59 may be flat by performing over-etching when the sacrificial oxide film is removed.

또한, 상기 제2 실시예에서와 마찬가지로 소자분리막 표면과 기판 표면과의 단차가 100∼1000Å 정도 되도록 상기 기판(51)을 식각하고, 이 단차를 후속공정의 얼라인 키로 사용할 수도 있는데, 이 경우에는 상기 희생산화막 제거시 오버-에치 하지 않는다..In addition, as in the second embodiment, the substrate 51 may be etched such that the level between the device isolation film surface and the surface of the substrate is about 100 to 1000 mm, and the step may be used as an alignment key for the subsequent process. Do not over-etch when removing the sacrificial oxide film.

이상 설명된 제3 실시예에 따르면, 제1 실시예에서와 같은 공정 단순화의 효과를 거둘 수 있으며 이와 더불어, CMP 후 반도체 기판을 선택적으로 식각하는 것에 의해 CMP 에 의한 반도체 기판 손상이나 오염 등을 최소화할 수 있다. 또한, 상기 제2 실시예에서와 같이 소자분리막 표면과 기판 표면과의 단차를 후속 공정에서 얼라인 키로 활용함으로써, 제조공정을 보다 단순화시킬 수 있다.According to the third embodiment described above, it is possible to achieve the same process simplification as in the first embodiment, and to minimize the damage or contamination of the semiconductor substrate by CMP by selectively etching the semiconductor substrate after CMP. can do. In addition, as in the second embodiment, the step between the device isolation layer surface and the substrate surface is used as an alignment key in a subsequent process, thereby simplifying the manufacturing process.

도 12 내지 도 14는 본 발명의 상기 제1 실시예에 따른 트랜치 소자분리 후, 소자의 전기적 특성들을 측정한 결과를 도시한 그래프들이다.12 to 14 are graphs showing the results of measuring electrical characteristics of devices after trench isolation according to the first embodiment of the present invention.

도 12 및 도 13은 p-n 접합 사이의 누설전류밀도를 측정한 결과로서, 도 12는 직사각형의 액티브 패턴을 형성한 경우, 도 13은 라인형의 액티브 패턴을 다수개 형성한 경우 p-n 접합의 여러 지점에서 누설전류밀도를 측정한 결과이다. 종래의 실리콘 질화막 패턴을 마스크로 사용하여 트랜치를 형성한 경우(a)와 본 발명에 따른 포토레지스트 패턴을 식각마스크로 사용한 경우(b)가 각각 도시되어 있으며, 본 발명의 경우, p-n 접합 영역에서 발생되는 누설전류밀도는 종래에 비해 적거나(도 12) 거의 유사(도 13)함을 알 수 있다.12 and 13 show leakage current densities between pn junctions. FIG. 12 illustrates a rectangular active pattern, and FIG. 13 illustrates a plurality of points of a pn junction when a plurality of linear active patterns are formed. This is the result of measuring leakage current density at. A case of forming a trench using a conventional silicon nitride film pattern as a mask (a) and a case of using a photoresist pattern according to the present invention as an etching mask (b) are respectively shown. It can be seen that the leakage current density generated is less (FIG. 12) or almost similar (FIG. 13) than in the prior art.

도 14는 게이트 산화막 특성을 측정한 그래프로서, 게이트 산화막과 게이트 전극을 형성한 후, MOS 커패시터의 전류-전압 특성을 측정한 결과이다.FIG. 14 is a graph measuring the gate oxide film characteristics, and is a result of measuring the current-voltage characteristics of the MOS capacitor after forming the gate oxide film and the gate electrode.

도시된 바와 같이, 전류-전압 특성 곡선이 매우 양호함을 알 수 있으며, 본 발명에서와 같이 CMP 공정을 기판 표면이 노출될때까지 진행하더라도 소자의 전기적 특성은 영향을 받지 않음을 알 수 있다.As shown, it can be seen that the current-voltage characteristic curve is very good, and even if the CMP process proceeds until the substrate surface is exposed as in the present invention, it can be seen that the electrical characteristics of the device are not affected.

상술한 바와 같이 본 발명에 따르면, 트랜치 형성을 위한 마스크로서 포토레지스트를 사용하기 때문에 종래의 패드산화막 및 질화막 형성공정과, 패터닝공정, CMP 후 제거공정을 줄일 수 있다. 따라서, 종래에 비해 공정을 단순화할 수 있으므로 제조비용을 절감할 수 있다.As described above, according to the present invention, since the photoresist is used as a mask for forming the trench, the conventional pad oxide film and nitride film forming process, the patterning process, and the post-CMP removal process can be reduced. Therefore, the manufacturing process can be reduced since the process can be simplified as compared with the related art.

Claims (17)

반도체 기판 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 기판을 소정깊이 식각하여 트랜치를 형성하는 단계;Forming a trench by using the photoresist pattern as an etching mask and etching the substrate to a predetermined depth; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 상기 트랜치를 매립하고 상기 기판 상에 소정두께를 갖는 절연층을 형성하는 단계; 및Filling the trench and forming an insulating layer having a predetermined thickness on the substrate; And 절연층이 형성된 상기 결과물에 대해 상기 기판이 노출될때까지 화학-기계적 연마 공정을 수행하여 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And forming a device isolation film by performing a chemical-mechanical polishing process until the substrate is exposed to the resultant product having the insulating layer formed thereon. 제1항에 있어서, 소자분리막을 형성하는 상기 단계 후,According to claim 1, After the step of forming a device isolation film, 소자분리막이 형성된 상기 결과물 전면에 희생산화막을 형성하는 단계;Forming a sacrificial oxide film on the entire surface of the resultant device on which the device isolation film is formed; 희생산화막이 형성된 결과물 전면에 불순물을 주입하는 단계; 및Injecting impurities into the entire surface of the resultant sacrificial oxide film; And 상기 희생산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And removing the sacrificial oxide film. 제2항에 있어서,The method of claim 2, 불순물을 주입하는 상기 단계는, 웰 형성, 채널저지영역형성 및 문턱전압조절용 이온주입 단계인 것을 특징으로 하는 트랜치 소자분리방법.The implanting of the impurity may include trench formation, channel blocking region formation, and ion implantation for threshold voltage adjustment. 제2항에 있어서, 희생산화막을 형성하는 상기 단계 전,According to claim 2, Before the step of forming a sacrificial oxide film, 상기 소자분리막 표면이 상기 기판에 대해 리세스되도록 상기 소자분리막 표면을 선택적으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And selectively etching the surface of the device isolation layer such that the surface of the device isolation layer is recessed with respect to the substrate. 제4항에 있어서,The method of claim 4, wherein 상기 소자분리막 표면을 100∼1000Å정도로 식각하여, 소자분리막과 기판 표면의 단차가 후속공정의 얼라인 키로 사용될 수 있도록 하는 것을 특징으로 하는 트랜치 소자분리방법.And etching the surface of the device isolation film to about 100 to 1000 microseconds so that the step between the device isolation film and the substrate surface can be used as an alignment key in a subsequent process. 제4항에 있어서,The method of claim 4, wherein 상기 식각은, 질산(HNO3), 수산화암모늄(NH4OH) 및 과산화수소수(H2O2)가 혼합된 용액 및 희석된 불산(HF) 중 어느 하나를 사용하는 습식식각으로 하거나, 플라즈마에 의한 건식식각으로 하는 것을 특징으로 하는 트랜치 소자분리방법.The etching may be performed by wet etching using a solution containing a mixture of nitric acid (HNO 3 ), ammonium hydroxide (NH 4 OH) and hydrogen peroxide (H 2 O 2 ) and diluted hydrofluoric acid (HF), or Trench device isolation method characterized in that the dry etching by. 제2항에 있어서, 희생산화막을 형성하는 상기 단계 전,According to claim 2, Before the step of forming a sacrificial oxide film, 상기 기판 표면이 상기 소자분리막에 대해 리세스(Recess)되도록 상기 기판 표면을 선택적으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And selectively etching the substrate surface such that the substrate surface is recessed with respect to the device isolation film. 제7항에 있어서,The method of claim 7, wherein 상기 기판 표면을 100∼1000Å정도로 식각하여, 소자분리막과 기판 표면의 단차가 후속공정의 얼라인 키로 사용될 수 있도록 하는 것을 특징으로 하는 트랜치 소자분리방법.And etching the substrate surface to about 100 to 1000 microns so that the difference between the device isolation film and the substrate surface can be used as an alignment key in a subsequent process. 제7항에 있어서,The method of claim 7, wherein 상기 식각은, 불화암모늄(NH4F)과 불산(HF)이 혼합된 용액을 사용한 습식식각 으로 하는 것을 특징으로 하는 트랜치 소자분리방법.The etching is a trench device isolation method, characterized in that the wet etching using a solution mixed with ammonium fluoride (NH 4 F) and hydrofluoric acid (HF). 제7항에 있어서,The method of claim 7, wherein 희생산화막을 제거하는 상기 단계는,The step of removing the sacrificial oxide film, 상기 기판 표면과 소자분리막 표면이 평탄화되도록 상기 희생산화막을 오버-에치하는 것을 특징으로 하는 트랜치 소자분리방법.And over-etching the sacrificial oxide film so as to planarize the substrate surface and the device isolation film surface. 제7항에 있어서,The method of claim 7, wherein 불순물을 주입하는 상기 단계는, 웰 형성, 채널저지영역형성 및 문턱전압조절용 이온주입 단계인 것을 특징으로 하는 트랜치 소자분리방법.The implanting of the impurity may include trench formation, channel blocking region formation, and ion implantation for threshold voltage adjustment. 제1항에 있어서, 포토레지스트 패턴을 제거하는 상기 단계 후,The method of claim 1, wherein after the step of removing the photoresist pattern, 트랜치 형성시 발생된 결함을 제거하기 위해, 포토레지스트 패턴이 제거된 결과물 전면에 얇은 열산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.Forming a thin thermal oxide film on the entire surface of the resultant from which the photoresist pattern has been removed to remove defects generated during trench formation. 제1항에 있어서, 절연층을 형성하는 상기 단계 후,The method of claim 1, wherein after the step of forming the insulating layer, 상기 절연층의 결합을 강화하기 위한 열처리공정을 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.Trench element separation method characterized in that it further comprises a heat treatment process for strengthening the bonding of the insulating layer. 제13항에 있어서,The method of claim 13, 상기 열처리 공정은 700∼1200℃, 질소(N2)분위기에서 30분∼16시간 실시하는 것을 특징으로 하는 트랜치 소자분리방법.The heat treatment step is a trench device isolation method, characterized in that performed for 30 minutes to 16 hours at 700 ~ 1200 ℃, nitrogen (N 2 ) atmosphere. 제1항에 있어서, 포토레지스트 패턴을 형성하는 상기 단계 전,The method of claim 1, wherein prior to the step of forming the photoresist pattern, 상기 포토레지스트 패턴과 반도체 기판의 접착성을 강화하기 위해 상기 반도체 기판상에 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And forming an oxide film on the semiconductor substrate to enhance adhesion between the photoresist pattern and the semiconductor substrate. 반도체 기판 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 기판을 소정깊이 식각하여 트랜치를 형성하는 단계;Forming a trench by using the photoresist pattern as an etching mask and etching the substrate to a predetermined depth; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 상기 트랜치를 매립하고 상기 기판 상에 소정두께를 갖는 절연층을 형성하는 단계;Filling the trench and forming an insulating layer having a predetermined thickness on the substrate; 절연층이 형성된 상기 결과물에 대해 상기 기판이 노출될때까지 화학-기계적 연마 공정을 수행하여 소자분리막을 형성하는 단계; 및Forming a device isolation film by performing a chemical-mechanical polishing process on the resultant product having the insulating layer formed thereon until the substrate is exposed; And 상기 기판 표면을 선택적으로 식각하여, 상기 화학-기계적 연마 공정에 의한 반도체 기판의 손상이나 오염을 최소화하고, 상기 소자분리막 표면과 기판 표면과의 단차가 후속공정의 얼라인 키로 사용될 수 있도록 하는 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리방법.Selectively etching the substrate surface to minimize damage or contamination of the semiconductor substrate by the chemical-mechanical polishing process, and to allow a step between the device isolation layer surface and the substrate surface to be used as an alignment key for a subsequent process. Trench device isolation method characterized in that it comprises. 반도체 기판 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 기판을 소정깊이 식각하여 트랜치를 형성하는 단계;Forming a trench by using the photoresist pattern as an etching mask and etching the substrate to a predetermined depth; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 상기 트랜치를 매립하고 상기 기판 상에 소정두께를 갖는 절연층을 형성하는 단계;Filling the trench and forming an insulating layer having a predetermined thickness on the substrate; 절연층이 형성된 상기 결과물에 대해 상기 기판이 노출될때까지 화학-기계적 연마 공정을 수행하여 소자분리막을 형성하는 단계; 및Forming a device isolation film by performing a chemical-mechanical polishing process on the resultant product having the insulating layer formed thereon until the substrate is exposed; And 상기 소자분리막 표면을 선택적으로 식각하여, 상기 소자분리막 표면과 기판 표면과의 단차가 후속공정의 얼라인 키로 사용될 수 있도록 하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 소자분리방법.And selectively etching the surface of the device isolation film so that a step between the device isolation film surface and the substrate surface can be used as an alignment key in a subsequent process.
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