KR100238225B1 - Method for fabricating of capacitor in semiconductor device - Google Patents

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KR100238225B1 KR1019970002876A KR19970002876A KR100238225B1 KR 100238225 B1 KR100238225 B1 KR 100238225B1 KR 1019970002876 A KR1019970002876 A KR 1019970002876A KR 19970002876 A KR19970002876 A KR 19970002876A KR 100238225 B1 KR100238225 B1 KR 100238225B1
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원석준
김경훈
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윤종용
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 층간 절연막 패턴을 형성하는 단계; 상기 콘택 홀을 통하여 상기 반도체 기판과 접촉되도록 비정질체(非晶質體)의 금속 실리사이드로 이루어진 하부 도전막 패턴을 형성하는 단계; 상기 하부 도전막 패턴이 형성된 결과물을 질소 함유 분위기에서 열처리함으로써 상기 하부 도전막 패턴의 표면에 비정질체의 질화 금속 실리사이드층을 형성하여 상기 비정질체의 하부 도전막 패턴과 질화 금속 실리사이드층으로 이루어진 하부 전극을 완성하는 단계; 상기 하부 전극이 완성된 결과물 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 서로 인접한 하부 전극들이 단락됨이 없이 하부전극산화 방지층을 형성할 수 있으며, 하부 전극 산화로 인한 커패시터의 정전 용량 감소 및 누설전류 증가를 방지할 수 있다. 또한, 상기 하부 도전막 패턴을 금속 실리사이드로 형성함으로써 종래보다 더 낮은 비저항을 갖는 하부 전극을 형성할 수 있다.A method of manufacturing a capacitor of a semiconductor device is disclosed. The present invention provides a method for forming a semiconductor device comprising: forming an interlayer insulating film pattern having contact holes exposing a predetermined region of a semiconductor substrate; Forming a lower conductive film pattern made of an amorphous metal silicide to be in contact with the semiconductor substrate through the contact hole; The resulting lower conductive film pattern is heat-treated in a nitrogen-containing atmosphere to form an amorphous metal nitride silicide layer on the surface of the lower conductive film pattern to form a lower electrode formed of the lower conductive film pattern of the amorphous material and the metal silicide layer Completing the step; Forming a dielectric layer on the resultant product of which the lower electrode is completed; And forming an upper electrode on the dielectric layer. According to the present invention, a lower electrode oxidation prevention layer can be formed without short circuits adjacent to each other, and the capacitance of the capacitor and the increase of leakage current due to the oxidation of the lower electrode can be prevented. In addition, the lower conductive layer pattern may be formed of a metal silicide to form a lower electrode having a lower specific resistance than conventional methods.

Description

반도체 장치의 커패시터 제조 방법{Method for fabricating of capacitor in semiconductor device}Method for fabricating of capacitor in semiconductor device

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 고유전 물질을 유전막으로 사용하는 반도체 장치의 커패시터에 적합한 하부 전극을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a lower electrode suitable for a capacitor of a semiconductor device using a high dielectric material as a dielectric film.

메모리 셀의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 정전 용량의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서 상기 셀 정전 용량의 감소는 반드시 해결되어야 할 문제이다.The reduction of cell capacitance due to the reduction of the area of memory cells is a serious obstacle to the increase in the density of dynamic random access memory (DRAM). This reduction in cell capacitance not only degrades the readability of the memory cell and increases the soft error rate, but also makes device operation at low voltage difficult. Therefore, the reduction of the cell capacitance is a problem that must be solved for high integration of semiconductor memory devices.

셀 정전 용량을 증가시키기 위한 방법으로는 첫 째, 전극의 면적을 증가시키는 방법, 둘째, 유전막의 두께를 감소시키는 방법, 셋째, 고유전 상수를 갖는 유전막을 사용하는 방법이 있다. 최근에는 커패시터의 정전 용량을 증대시키기 위한 상기의 방법 중에서 고유전 상수를 갖는 유전막에 대한 연구가 활발히 진행중이다.As a method for increasing cell capacitance, first, a method of increasing an area of an electrode, second, a method of decreasing a thickness of a dielectric film, and third, a method of using a dielectric film having a high dielectric constant. Recently, studies on dielectric films having high dielectric constants have been actively conducted among the above methods for increasing the capacitance of capacitors.

일반적으로, 고유전 박막을 형성 한 후에는 누설 전류를 감소시키기 위하여 산소를 함유하는 분위기에서 열처리를 행한다. 이 때, 종래와 같이 불순물이 도핑된 다결정 실리콘을 하부 전극으로 사용하게 되면, 고유전 박막의 산소 성분과 다결정 실리콘이 반응하여 그 계면에 유전율이 매우 낮은 층이 형성되기 때문에 전체적인 정전 용량이 저하되어 바람직하지 못하게 된다.Generally, after forming a high dielectric film, heat treatment is performed in an atmosphere containing oxygen in order to reduce leakage current. At this time, when the polycrystalline silicon doped with impurities as the lower electrode as in the prior art, the overall capacitance is reduced because the oxygen component of the high-k dielectric thin film and the polycrystalline silicon reacts to form a very low dielectric constant at the interface thereof. It is not desirable.

따라서, 고유전 박막을 적용하기 위해서는 새로운 하부 전극 물질이 요구된다. 그러나, 하부 전극으로 금속을 사용한 경우에는 산소 함유 분위기에서 열처리할 때 금속으로 이루어진 하부 전극이 산화되면서 정전용량의 감소 및 누설전류가 증가된다. 또한, 부피 팽창으로 인해 심할 경우 리프팅(lifting)이 발생한다. 이에, 하부 전극의 산화를 방지할 수 있는 도전성 확산 장벽층에 대한 관심이 대두되고 있다. 이러한 관심의 대상 중 대표적인 것이 TiN, TaN, 또는 WN 에 실리콘 성분을 더 첨가한 첨가한 TiSixNy, TaSixNy, 및 WSixNy 등으로서, 화학적으로 안정한 상을 갖을 뿐만 아니라, 결정화 온도가 높아 비정질 상태로 존재할 수 있는 온도 범위가 넓기 때문에 산소의 확산을 방지하는데 있어서 효과적인 것으로 알려져 있다.Therefore, new lower electrode materials are required to apply high dielectric thin films. However, when the metal is used as the lower electrode, the lower electrode made of the metal is oxidized when the heat treatment is performed in an oxygen-containing atmosphere, thereby decreasing the capacitance and increasing the leakage current. In addition, lifting occurs when severe due to volume expansion. Accordingly, interest in a conductive diffusion barrier layer capable of preventing oxidation of the lower electrode has been raised. Representative objects of this interest include TiSixNy, TaSixNy, WSixNy, and the like, in which TiN, TaN, or WN is further added with a silicon component. The wide temperature range is known to be effective in preventing the diffusion of oxygen.

도 1 및 도 2는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1은 층간 절연막 패턴(20) 및 하부 도전막 패턴(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀을 갖는 층간 절연막 패턴(20)을 형성한다. 이어서, 상기 층간 절연막 패턴(20) 상에 상기 콘택 홀을 통하여 상기 반도체 기판(10)과 접촉되도록 불순물이 도핑된 다결정 실리콘으로 이루어진 하부 도전막 패턴(30)을 형성한다.1 is a cross-sectional view for describing a step of forming the interlayer insulating film pattern 20 and the lower conductive film pattern 30. First, an interlayer insulating layer pattern 20 having a contact hole exposing a predetermined region of the semiconductor substrate 10 is formed on the semiconductor substrate 10. Subsequently, a lower conductive layer pattern 30 made of polycrystalline silicon doped with an impurity is formed on the interlayer insulating layer pattern 20 to contact the semiconductor substrate 10 through the contact hole.

도 2는 질화 금속 실리사이드층(40)을 형성함으로써 상기 하부 도전막 패턴(30)과 질화 금속 실리사이드층(40)으로 이루어진 하부 전극(45)을 완성하는 단계와, 유전막(50) 및 상부 전극(60)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 금속 실리사이드 타겟, 예컨데 TaSi2타겟을 사용하여 아르곤(Ar)과 질소(N2)의 혼합 기체 분위기에서 반응성 스퍼터링 방법(reactive sputtering process)으로 상기 하부 도전막 패턴(30)이 형성된 결과물 상에 도전성을 갖는 질화 금속 실리사이드층(40)을 형성함으로써 상기 하부 도전막 패턴(30)과 질화 금속 실리사이드층(40)으로 이루어진 하부 전극(45)을 완성한다. 여기서, 상기 질화 금속 실리사이드층(40)은 유전막(50)을 산소 함유 분위기에서 열처리시 상기 하부 전극(45)이 산화되는 것을 방지하기 위한 것이다.FIG. 2 illustrates a step of completing the lower electrode 45 formed of the lower conductive film pattern 30 and the metal nitride silicide layer 40 by forming the metal nitride silicide layer 40, and the dielectric film 50 and the upper electrode ( 60 is a cross-sectional view for explaining a step of forming the same. First, a metal silicide target, for example, a TaSi 2 target, is formed on a resultant in which the lower conductive layer pattern 30 is formed by a reactive sputtering process in a mixed gas atmosphere of argon (Ar) and nitrogen (N 2 ). By forming the conductive metal nitride silicide layer 40, the lower electrode 45 formed of the lower conductive film pattern 30 and the metal nitride silicide layer 40 is completed. The metal nitride silicide layer 40 is to prevent the lower electrode 45 from being oxidized when the dielectric film 50 is heat-treated in an oxygen-containing atmosphere.

이 때, 상기 질화 금속 실리사이드층(40)은 반응성 스퍼터링 방법에 의해 상기 하부 도전막 패턴(30) 뿐만 아니라 상기 층간 절연막 패턴(20) 상에도 형성된다. 따라서, 상기 하부 전극(45)이 인접한 다른 하부 전극과 단락되는 문제가 발생한다. 물론, 화학 기상 증착 방법으로 상기 질화 금속 실리사이드층(40)을 형성하더라도 마찬가지 결과가 발생한다. 따라서, 이를 방지하기 위한 사진 식각 공정이 추가적으로 필요하게 된다. 다음에, 상기 질화 금속 실리사이드층(40)이 형성된 결과물 상에 오산화 탄탈륨(Ta2O5) 등의 고유전 물질로 이루어진 유전막(50) 및 상부 전극(60)을 순차적으로 형성함으로써 커패시터를 완성한다.In this case, the metal nitride silicide layer 40 is formed on the interlayer insulating layer pattern 20 as well as the lower conductive layer pattern 30 by a reactive sputtering method. Therefore, a problem arises in that the lower electrode 45 is shorted with another adjacent lower electrode. Of course, the same result occurs even when the metal nitride silicide layer 40 is formed by a chemical vapor deposition method. Therefore, a photolithography process is additionally needed to prevent this. Next, the capacitor is completed by sequentially forming the dielectric film 50 and the upper electrode 60 made of a high dielectric material such as tantalum pentoxide (Ta 2 O 5 ) on the resulting product on which the metal nitride silicide layer 40 is formed. .

상술한 바와 같이, 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 상기 질화 금속 실리사이드층(40)이 상기 하부 도전막 패턴(30)의 산화를 방지하기는 하지만, 상기 질화 금속 실리사이드층(40)이 상기 하부 도전막 패턴(30) 뿐만 아니라 상기 층간 절연막 패턴(20) 상에도 형성되기 때문에 상기 하부 전극(45)이 인접한 하부 전극이 단락되게 된다. 따라서, 하부 전극이 서로 단락되는 것을 방지하기 위한 추가 공정이 필요하다.As described above, according to the conventional method of manufacturing a capacitor of a semiconductor device, although the metal nitride silicide layer 40 prevents oxidation of the lower conductive film pattern 30, the metal nitride silicide layer 40 ) Is formed not only on the lower conductive layer pattern 30 but also on the interlayer insulating layer pattern 20, so that the lower electrode adjacent to the lower electrode 45 is short-circuited. Therefore, an additional process is needed to prevent the lower electrodes from shorting to each other.

따라서, 본 발명이 이루고자 하는 기술적 과제는 질화 금속 실리사이드층을 층간 절연막 패턴 상에는 형성되지 않고 하부 도전막 패턴 상에만 형성되도록 함으로써 인접한 하부 전극이 서로 단락되지 않으면서 유전막의 산소열처리시 하부 전극이 산화되는 것을 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.Therefore, the technical problem to be achieved by the present invention is that the metal nitride layer is not formed on the interlayer insulating film pattern but formed only on the lower conductive film pattern so that the lower electrode is oxidized during oxygen heat treatment of the dielectric film without shorting the adjacent lower electrodes with each other. It is to provide a capacitor manufacturing method of a semiconductor device that can be prevented.

도 1 및 도 2는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 3 내지 도 6은 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 커패시터 제조 방법은 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 층간 절연막 패턴을 형성하는 단계; 상기 콘택 홀을 통하여 상기 반도체 기판과 접촉되도록 비정질체(非晶質體)의 금속 실리사이드로 이루어진 하부 도전막 패턴을 형성하는 단계; 상기 하부 도전막 패턴이 형성된 결과물을 질소 함유 분위기에서 열처리함으로써 상기 하부 도전막 패턴의 표면에 비정질체의 질화 금속 실리사이드층을 형성하여 상기 비정질체의 하부 도전막 패턴과 질화 금속 실리사이드층으로 이루어진 하부 전극을 완성하는 단계; 상기 하부 전극이 완성된 결과물 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including: forming an interlayer insulating layer pattern having a contact hole exposing a predetermined region of a semiconductor substrate; Forming a lower conductive film pattern made of an amorphous metal silicide to be in contact with the semiconductor substrate through the contact hole; The resulting lower conductive film pattern is heat-treated in a nitrogen-containing atmosphere to form an amorphous metal nitride silicide layer on the surface of the lower conductive film pattern to form a lower electrode formed of the lower conductive film pattern of the amorphous material and the metal silicide layer Completing the step; Forming a dielectric layer on the resultant product of which the lower electrode is completed; And forming an upper electrode on the dielectric layer.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 금속 실리사이드가 티타늄 실리사이드(TiSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 및 텅스텐 실리사이드(WSi2)로 이루어진 군 중에서 선택된 하나로 형성되는 것을 특징으로 한다.In the method of manufacturing a capacitor of a semiconductor device according to the present invention, the metal silicide is formed of one selected from the group consisting of titanium silicide (TiSi 2 ), tantalum silicide (TaSi 2 ), molybdenum silicide (MoSi 2 ), and tungsten silicide (WSi 2 ). It is characterized by.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 질소함유분위기의 열처리가 250도 내지 900℃에서 진행되는 것을 특징으로 한다.The capacitor manufacturing method of the semiconductor device according to the present invention is characterized in that the heat treatment of the nitrogen-containing atmosphere is carried out at 250 to 900 ℃.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 질소 함유 분위기가 NH3기체, N2기체, NH3플라즈마, 또는 N2플라즈마에 의해 형성되는 것을 특징으로 한다.The method for manufacturing a capacitor of a semiconductor device according to the present invention is characterized in that the nitrogen-containing atmosphere is formed by NH 3 gas, N 2 gas, NH 3 plasma, or N 2 plasma.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 유전막을 형성하는 단계 이후에 산소 함유 분위기에서 상기 유전막이 형성된 결과물을 열처리하는 단계를 포함하고, 상기 산소 함유 분위기가 산소(O2) 기체, 산화 질소(N2O) 기체, 산화 질소(N2O) 플라즈마, 또는 산소(O2) 플라즈마에 의해 형성되며, 상기 유전막이 형성된 결과물을 열처리하는 단계가 250 내지 900 ℃의 온도 범위에서 행해지는 것을 특징으로 한다.A method for manufacturing a capacitor of a semiconductor device according to the present invention includes the step of heat-treating the resultant product in which the dielectric film is formed in an oxygen-containing atmosphere after forming the dielectric film, wherein the oxygen-containing atmosphere is oxygen (O 2 ) gas or nitrogen oxide Formed by (N 2 O) gas, nitrogen oxide (N 2 O) plasma, or oxygen (O 2 ) plasma, wherein the heat treatment of the resultant dielectric film is performed at a temperature range of 250 to 900 ° C. It is done.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 유전막이 Ta2O5, (Ba,Sr)TiO3, 및 Pb(Zr,Ti)O3로 이루어진 군 중에서 선택된 하나로 형성되는 것을 특징으로 한다.The method of manufacturing a capacitor of a semiconductor device according to the present invention is characterized in that the dielectric film is formed of one selected from the group consisting of Ta 2 O 5 , (Ba, Sr) TiO 3 , and Pb (Zr, Ti) O 3 .

본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 하부 도전막 패턴의 표면을 질화시킴으로써 상기 질화 금속 실리사이드층을 형성하기 때문에 상기 하부 도전막 패턴 상에만 상기 질화 금속 실리사이드층이 형성된다. 따라서, 서로 인접한 하부 전극들이 단락됨이 없이 상기 하부 도전막 패턴이 산화되는 것을 방지할 수 있다. 또한, 상기 하부 도전막 패턴을 금속 실리사이드로 형성함으로써 종래보다 더 낮은 비저항을 갖는 하부 전극을 형성할 수 있다.According to the capacitor manufacturing method of the semiconductor device according to the present invention, since the metal nitride silicide layer is formed by nitriding the surface of the lower conductive film pattern, the metal nitride silicide layer is formed only on the lower conductive film pattern. Therefore, it is possible to prevent the lower conductive layer pattern from being oxidized without shorting the lower electrodes adjacent to each other. In addition, the lower conductive layer pattern may be formed of a metal silicide to form a lower electrode having a lower specific resistance than conventional methods.

이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 3 내지 도 6은 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 3은 층간 절연막 패턴(120) 및 하부 도전막 패턴(130)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(110) 상에 상기 반도체 기판(110)의 소정 영역을 노출시키는 콘택 홀을 갖는 층간 절연막 패턴(120)을 형성한다.3 is a cross-sectional view for describing a step of forming the interlayer insulating layer pattern 120 and the lower conductive layer pattern 130. First, an interlayer insulating layer pattern 120 having a contact hole exposing a predetermined region of the semiconductor substrate 110 is formed on the semiconductor substrate 110.

이어서, 상기 층간 절연막 패턴(120) 상에 상기 콘택 홀을 통하여 상기 반도체 기판(110)과 접촉되도록 하부 도전막 패턴(130)을 형성한다. 이 때, 상기 하부 도전막 패턴(130)을 티타늄 실리사이드(TiSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 또는 텅스텐 실리사이드(WSi2) 등의 금속 실리사이드로 형성하되, 특히 비정질(非晶質)의 금속 실리사이드로 형성한다.Subsequently, a lower conductive layer pattern 130 is formed on the interlayer insulating layer pattern 120 to be in contact with the semiconductor substrate 110 through the contact hole. In this case, the lower conductive layer pattern 130 may be formed of metal silicide such as titanium silicide (TiSi 2 ), tantalum silicide (TaSi 2 ), molybdenum silicide (MoSi 2 ), or tungsten silicide (WSi 2 ), in particular amorphous. It is formed of a non-metal silicide.

도 4는 질화 금속 실리사이드층(140)을 형성함으로써 상기 하부 도전막 패턴(130) 및 질화 금속 실리사이드층(140)으로 이루어진 하부 전극(145)을 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 하부 도전막 패턴(130)이 형성된 결과물을 N2기체, NH3기체, NH3플라즈마, 또는 N2플라즈마에 의해 형성되는 질소 함유 분위기에서 열처리함으로써 상기 하부 도전막 패턴(130)의 표면에 질화 금속 실리사이드층(140)을 형성하여 상기 하부 도전막 패턴(130)과 질화 금속 실리사이드층(140)으로 이루어진 하부 전극(145)을 완성한다.FIG. 4 is a cross-sectional view illustrating a step of completing the lower electrode 145 formed of the lower conductive layer pattern 130 and the metal nitride silicide layer 140 by forming the metal nitride silicide layer 140. In detail, the lower conductive film pattern 130 may be heat-treated in a nitrogen-containing atmosphere formed by N 2 gas, NH 3 gas, NH 3 plasma, or N 2 plasma. The metal nitride silicide layer 140 is formed on the surface to complete the lower electrode 145 including the lower conductive layer pattern 130 and the metal nitride silicide layer 140.

이 때, 상기 층간 절연막 패턴(120) 상에는 상기 질화 금속 실리사이드층(140)이 형성되지 않는다. 따라서, 종래와 같이 상기 질화 금속 실리사이드층(140)에 의하여 상기 하부 전극(145)과 이와 인접한 다른 하부 전극이 서로 단락되는 것을 방지할 수 있다. 여기서, 상기 질화 금속 실리사이드층(140)은 도 5의 유전막(150)을 산소 함유 분위기에서 열처리할 때에 상기 하부 도전막 패턴(130)이 산화되는 것을 방지하기 위한 것이다.In this case, the metal nitride silicide layer 140 is not formed on the interlayer insulating layer pattern 120. Accordingly, the lower electrode 145 and the other lower electrode adjacent thereto may be prevented from being short-circuited by the metal silicide layer 140 as in the related art. Here, the metal nitride silicide layer 140 is to prevent the lower conductive layer pattern 130 from being oxidized when the dielectric layer 150 of FIG. 5 is heat-treated in an oxygen-containing atmosphere.

상기 질화 금속 실리사이드층(140)이 결정화되면 산소등의 확산을 방지하는 기능이 약화된다는 것이 이미 알려져 있으므로 상기 질화 금속 실리사이드층(140)은 비정질체인 것이 바람직하다.When the metal nitride silicide layer 140 is crystallized, it is already known that the function of preventing diffusion of oxygen is weakened. Therefore, the metal nitride silicide layer 140 is preferably amorphous.

상기 질화 금속 실리사이드층(140)은 상기 하부 도전막 패턴(130)의 표면이 질화되어 형성되는 것이므로 비정질의 상기 질화 금속 실리사이드층(140)을 얻기 위해서는 상기 하부 도전막 패턴(130)이 결정화되지 않도록 250 내지 900℃ 의 온도 범위에서 상기 열처리를 진행해야 한다.The metal nitride silicide layer 140 is formed by nitriding a surface of the lower conductive film pattern 130 so that the lower conductive film pattern 130 is not crystallized in order to obtain an amorphous metal nitride silicide layer 140. The heat treatment should be performed in the temperature range of 250 to 900 ℃.

도 5는 유전막(150)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 하부 전극(145)이 형성된 결과물 상에 Ta2O5, (Ba,Sr)TiO3, 또는 Pb(Zr,Ti)O3등의 고유전 물질을 증착하여 유전막(150)을 형성한다. 여기서, 상기 유전막(150)에 존재하는 불순물 및 산소 공공을 제거하기 위하여 산소(O2) 기체, 산화 질소(N2O) 기체, 산화 질소(N2O) 플라즈마, 또는 산소(O2) 플라즈마에 의해 형성되는 산소 함유 분위기에서 상기 유전막(150)이 형성된 결과물을 열처리하는 단계를 더 행하는 것이 바람직하다. 그러나, 이 때의 열처리는 이미 형성되어 있는 상기 질화 금속 실리사이드층(140)이 결정화되지 않는 온도 범위에서 진행되어야 하는 것이 바람직하므로 250 내지 900℃의 온도 범위에서 상기 열처리를 진행시킨다.5 is a cross-sectional view for describing a step of forming the dielectric film 150. Specifically, a dielectric film 150 is formed by depositing a high-k dielectric material such as Ta 2 O 5 , (Ba, Sr) TiO 3 , or Pb (Zr, Ti) O 3 on the resultant formed lower electrode 145. do. The oxygen (O 2 ) gas, nitrogen oxide (N 2 O) gas, nitrogen oxide (N 2 O) plasma, or oxygen (O 2 ) plasma may be used to remove impurities and oxygen vacancies present in the dielectric film 150. Preferably, the step of heat-treating the resultant product in which the dielectric film 150 is formed in an oxygen-containing atmosphere is formed. However, the heat treatment at this time is preferably performed in a temperature range in which the metal nitride silicide layer 140 already formed does not crystallize, so that the heat treatment is performed in a temperature range of 250 to 900 ° C.

도 6은 본 발명에 따른 커패시터를 완성하는 단계를 설명하기 위한 단면도로서, 상기 유전막(150) 상에 상부 전극(160)을 형성함으로써 본 발명에 따른 커패시터를 완성한다.6 is a cross-sectional view for explaining a step of completing a capacitor according to the present invention. The upper electrode 160 is formed on the dielectric layer 150 to complete the capacitor according to the present invention.

상술한 바와 같이, 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 하부 도전막 패턴(130)의 표면을 질화시킴으로써 상기 질화 금속 실리사이드층(140)을 형성하기 때문에 상기 하부 도전막 패턴(130) 상에만 상기 질화 금속 실리사이드층(140)이 형성된다. 따라서, 서로 인접한 하부 전극들이 단락됨이 없이 상기 하부 도전막 패턴(130)이 산화되는 것을 방지할 수 있다. 또한, 상기 하부 도전막 패턴(130)을 금속 실리사이드로 형성함으로써 종래보다 더 낮은 비저항을 갖는 하부 전극(145)을 형성할 수 있다.As described above, according to the method of manufacturing the capacitor of the semiconductor device according to the present invention, since the metal nitride silicide layer 140 is formed by nitriding the surface of the lower conductive layer pattern 130, the lower conductive layer pattern 130 is formed. The metal nitride silicide layer 140 is formed only on the? Therefore, it is possible to prevent the lower conductive layer pattern 130 from being oxidized without shorting the lower electrodes adjacent to each other. In addition, the lower conductive layer pattern 130 may be formed of metal silicide to form a lower electrode 145 having a lower specific resistance than the conventional one.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

Claims (8)

반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 층간 절연막 패턴을 형성하는 단계;Forming an interlayer insulating film pattern having a contact hole exposing a predetermined region of the semiconductor substrate; 상기 콘택 홀을 통하여 상기 반도체 기판과 접촉되도록 비정질체(非晶質體)의 금속 실리사이드로 이루어진 하부 도전막 패턴을 형성하는 단계;Forming a lower conductive film pattern made of an amorphous metal silicide to be in contact with the semiconductor substrate through the contact hole; 상기 하부 도전막 패턴이 형성된 결과물을 질소 함유 분위기에서 열처리함으로써 상기 하부 도전막 패턴의 표면에 비정질체의 질화 금속 실리사이드층을 형성하여 상기 비정질체의 하부 도전막 패턴과 질화 금속 실리사이드층으로 이루어진 하부 전극을 완성하는 단계;The resulting lower conductive film pattern is heat-treated in a nitrogen-containing atmosphere to form an amorphous metal nitride silicide layer on the surface of the lower conductive film pattern to form a lower electrode formed of the lower conductive film pattern of the amorphous material and the metal silicide layer Completing the step; 상기 하부 전극이 완성된 결과물 상에 유전막을 형성하는 단계; 및Forming a dielectric layer on the resultant product of which the lower electrode is completed; And 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.Forming an upper electrode on the dielectric layer. 제1항에 있어서, 상기 금속 실리사이드가 티타늄 실리사이드(TiSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 및 텅스텐 실리사이드(WSi2)로 이루어진 군 중에서 선택된 하나로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the metal silicide is formed of one selected from the group consisting of titanium silicide (TiSi 2 ), tantalum silicide (TaSi 2 ), molybdenum silicide (MoSi 2 ), and tungsten silicide (WSi 2 ). Method for manufacturing a capacitor of a semiconductor device. 제1항에 있어서, 상기 질소 함유 분위기의 열처리가 250 내지 900℃에서 진행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the heat treatment of the nitrogen-containing atmosphere is performed at 250 to 900 占 폚. 제1항에 있어서, 상기 질소 함유 분위기가 NH3기체, NH3플라즈마 N2기체, 또는 N2플라즈마에 의해 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the nitrogen-containing atmosphere is formed by NH 3 gas, NH 3 plasma N 2 gas, or N 2 plasma. 제1항에 있어서, 상기 유전막을 형성하는 단계 이후에 산소 함유 분위기에서 상기 유전막이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 1, further comprising heat treating a resultant product having the dielectric film formed in an oxygen-containing atmosphere after forming the dielectric film. 제5항에 있어서, 상기 산소 함유 분위기가 산소(O2) 기체, 산화 질소(N2O), 산화질소(N2O) 플라즈마, 또는 산소(O2) 플라즈마에 의해 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 5, wherein the oxygen-containing atmosphere is formed by oxygen (O 2 ) gas, nitrogen oxide (N 2 O), nitrogen oxide (N 2 O) plasma, or oxygen (O 2 ) plasma. Method for manufacturing a capacitor of a semiconductor device. 제5항에 있어서, 상기 유전막이 형성된 결과물을 열처리하는 단계가 250 내지 900 ℃의 온도 범위에서 행해지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 5, wherein the heat treatment of the resultant dielectric layer is performed at a temperature in a range of 250 ° C. to 900 ° C. 7. 제1항에 있어서, 상기 유전막이 Ta2O5, (Ba,Sr)TiO3, 및 Pb(Zr,Ti)O3로 이루어진 군 중에서 선택된 하나로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the dielectric layer is formed of one selected from the group consisting of Ta 2 O 5 , (Ba, Sr) TiO 3 , and Pb (Zr, Ti) O 3 .
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