KR100233274B1 - Pll capable of stable operation without relation with change of source voltage - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 전압의 변화에 무관한 위상 동기 루프에 관한 것임.The present invention relates to a phase locked loop independent of voltage changes.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은, 전원전압 감지기를 이용하여 전원전압의 변화에 관계없이 위상을 동기 시킬 수 있는 위상 동기 루프를 제공하고자 함.An object of the present invention is to provide a phase locked loop capable of synchronizing a phase regardless of a change in power supply voltage using a power supply voltage detector.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은, 기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출기; 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌프; 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터; 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진기; 주파수 분주율을 조절하는 주파수 분주기; 및 차아지 펌프, 전압 제어 발진기의 주파수 조절 커패시터, 및 주파수 분주기의 분주율을 조절하는 전원전압 감지기를 포함한다.The present invention includes a phase frequency detector for comparing the phase of the reference frequency and the feedback frequency; A charge pump generating a charge / discharge current pulse according to an error signal; A low pass filter which receives a current pulse and converts it into a regulated voltage; A voltage controlled oscillator oscillating a frequency proportional to the generated regulated voltage and feeding it back to the phase frequency detector; A frequency divider for adjusting frequency division ratio; And a charge pump, a frequency regulating capacitor of the voltage controlled oscillator, and a power supply voltage detector for adjusting the frequency division ratio of the frequency divider.

4. 발명의 중요한 용도4. Important uses of the invention

본 발명은 고속동작과 저전력 소모를 필요로 하는 칩에 이용됨.The present invention is used in a chip requiring high speed operation and low power consumption.

Description

전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프Phase-locked loop for stable operation regardless of supply voltage changes

본 발명은 반도체 칩(Chip)내부에 전원전압 감지기를 삽입하여 전원전압의 변화에 관계없이 자동적으로 주파수를 조절하여 동작을 안정시킬 수 있는 위상 동기 루프(PLL : Phase Locked Loop)에 관한 것이다.The present invention relates to a phase locked loop (PLL) capable of stabilizing operation by inserting a power supply voltage detector into a semiconductor chip and automatically adjusting a frequency regardless of a change in power supply voltage.

일반적으로, 위상 동기 루프(PLL)는 외부로부터 입력되는 기준 주파수를 분주시켜 원하는 주파수 크기로 고정시키기 위한 것으로서, 예를들면 외부에서 입력된 10MHz의 주파수를 분주시켜 100MHz의 주파수로 고정시키는 기능을 한다. 따라서, 위상 동기 루프는 고속 싱크로너스(Synchronous) 동작이 요구되는 반도체 소자에 주로 이용되었고, 반도체 칩(Chip)이 고집적화됨에 따라 고속동작과 저전력 소비가 요구됨으로써 각종 칩에 높은 주파수의 클럭(Clock)을 공급하고, 전력소비에 영향을 주는 각 클럭사이에 존재하는 스큐(Skew)를 줄이기 위해 사용되어 왔다.In general, the phase locked loop (PLL) divides a reference frequency input from the outside and fixes the frequency to a desired frequency. For example, a phase locked loop (PLL) divides a frequency of 10 MHz input from the outside and fixes the frequency at 100 MHz. . Therefore, the phase-locked loop is mainly used for semiconductor devices that require high-speed synchronous operation, and high-speed operation and low power consumption are required as semiconductor chips are highly integrated, thereby providing high frequency clocks to various chips. It has been used to reduce the skew present between each clock that supplies and affects power consumption.

도 1을 참조하여 일반적인 위상 동기 루프(PLL)를 설명한다.A general phase locked loop (PLL) will be described with reference to FIG. 1.

일반적인 위상 동기 루프(PLL)는 일입력단으로 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수와 타입력단으로 전압 제어 발진기(14)로부터 궤환된 주파수의 위상을 비교하여 그 차이만큼의 에러신호를 출력하는 위상 주파수 검출기(11), 위상 주파수 검출기(11)로부터 출력된 에러신호에 따라 충전 및 방전 전류를 출력하는 차아지 펌프(12), 차아지 펌프(12)로부터 출력된 전류량에 따라 전하량이 제어되고, 그 전하량에 따라 안정된 바이어스 전압을 출력하는 저역통과 필터(13), 및 저역통과 필터(13)로부터 입력된 바이어스 전압에 따라 주파수를 변화시켜 출력하는 전압 제어 발진기(14)로 구성된다.The general phase locked loop (PLL) compares the phase of the frequency returned from the voltage controlled oscillator 14 to the reference frequency input from the reference frequency oscillator (not shown in the drawing) to the one-type input stage and the error of the difference. A phase frequency detector 11 that outputs a signal, a charge pump 12 that outputs charge and discharge currents according to an error signal output from the phase frequency detector 11, and a current amount output from the charge pump 12 The charge amount is controlled, and it consists of a low pass filter 13 which outputs a stable bias voltage according to the charge amount, and the voltage controlled oscillator 14 which changes a frequency according to the bias voltage input from the low pass filter 13, and outputs it. do.

상기와 같은 구조를 갖는 일반적인 위상 동기 루프(PLL)의 동작을 설명하면 다음과 같다.The operation of a general phase locked loop (PLL) having the structure as described above is as follows.

위상 주파수 검출기(11)는 전압 제어 발진기(14)로부터 궤환된 주파수의 위상이 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수의 위상보다 빠르면 에러를 나타내는 다운신호(DOWN)를 출력하고, 궤환된 주파수의 위상이 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수의 위상보다 느리면 에러를 나타내는 업신호(UP)를 차아지 펌프(12)로 출력한다.The phase frequency detector 11 outputs a down signal DOWN indicating an error if the phase of the frequency fed back from the voltage controlled oscillator 14 is earlier than the phase of the reference frequency input from the reference frequency oscillator (not shown). When the phase of the feedback frequency is slower than the phase of the reference frequency input from the reference frequency oscillator (not shown), an up signal UP indicating an error is output to the charge pump 12.

차아지 펌프(12)는 위상 주파수 검출기(11)로부터 다운신호(DOWN)가 입력되면 방전되어 적은 양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 적은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 느린 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.The charge pump 12 discharges when the down signal DOWN is input from the phase frequency detector 11, and outputs a small amount of current to the low pass filter 13, and the low pass filter 13 receives the charge pump ( A small amount of voltage is applied to the voltage controlled oscillator 14 in accordance with the amount of current input from 12). The voltage controlled oscillator 14 then oscillates and outputs a frequency whose phase is slower than the frequency previously oscillated to the phase frequency detector 11.

이와 반대로, 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 업신호(UP)가 입력되면 충전되어 많은양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 많은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 빠른 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.On the contrary, the charge pump 12 is charged when the up signal UP is input from the phase frequency detector 11 to output a large amount of current to the low pass filter 13, and the low pass filter 13 A large amount of voltage is applied to the voltage controlled oscillator 14 according to the amount of current input from the azimuth pump 12. Subsequently, the voltage controlled oscillator 14 oscillates and outputs a frequency whose phase is earlier than the frequency previously oscillated to the phase frequency detector 11.

한편, 상기의 궤환 동작은 기준 주파수와 궤환 주파수의 위상이 일치될 때까지 계속하여 반복 수행되며, 상기 주파수들의 위상이 일치되면 전압 제어 발진기(14)로부터 발진된 주파수는 고정된다.Meanwhile, the feedback operation is repeatedly performed until the phases of the reference frequency and the feedback frequency coincide. When the phases of the frequencies coincide, the frequency oscillated from the voltage controlled oscillator 14 is fixed.

종래의 위상 동기 루프(PLL)는 전원전압이 변하게 되면 동일한 형태로 설계되더라도 차아지 펌프(12)에 공급되는 전압이 변화됨에 따라 조절되는 전류의 양도 변하기 때문에 저역통과 필터(13)의 커패시터에 충/방전되는 전류량에 변화가 생기게 되어 전압 제어 발진기(14)의 조절전압이 크게 변하기 때문에 전압 제어 발진기(14)의 동작이 불안해지고, 위상이 고정되지 않는 경우도 있다.The conventional phase locked loop PLL is charged with the capacitor of the low pass filter 13 because the amount of current adjusted also changes as the voltage supplied to the charge pump 12 changes even if the power supply voltage is designed in the same shape. The change in the amount of current to be discharged causes a large change in the control voltage of the voltage controlled oscillator 14, so that the operation of the voltage controlled oscillator 14 becomes unstable and the phase may not be fixed.

이러한 종래의 위상 동기 루프(PLL)는 전원전압이 달라짐에 따라 동작이 불안정하고, 위상 획득 시간이 많이 소비되어 전원전압에 맞도록 새로 설계하거나 안정성에 영향을 줄 수 있는 요소에 대하여 프로그램을 지정할 수 있도록 하여 이를 사용자가 직접 필요로 하는 값에 설정하도록 하였으나 프로그램을 위한 핀(Pin)들에 의해 각 칩들간에 호환되기 어려운 문제점이 있었다.The conventional phase locked loop (PLL) is unstable as the power supply voltage is changed, and the program can be specified for elements that may be newly designed to match the power supply voltage or the stability may be affected due to a large phase acquisition time. In order to set this to a value directly required by the user, there was a problem that it was difficult to be compatible between chips by pins for programming.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 전원전압 감지기를 이용하여 전원전압의 변화에 관계없이 위상을 동기 시킬 수 있는 위상 동기 루프를 제공하는데 그 목적이 있다.An object of the present invention is to provide a phase locked loop capable of synchronizing a phase irrespective of a change in power supply voltage using a power supply voltage detector.

도 1 은 일반적인 위상 동기 루프(PLL)의 블록 구성도.1 is a block diagram of a general phase locked loop (PLL).

도 2 는 본 발명에 따른 위상 동기 루프(PLL)의 블록 구성도.2 is a block diagram of a phase locked loop (PLL) according to the present invention;

도 3 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 구성도.3 is a block diagram of a charge pump of a phase locked loop (PLL) according to the present invention;

도 4 는 본 발명에 따른 위상 동기 루프(PLL)의 전압 제어 발진기의 회로도.4 is a circuit diagram of a voltage controlled oscillator of a phase locked loop (PLL) according to the present invention.

도 5 는 본 발명에 따른 위상 동기 루프(PLL)의 주파수 분주기의 회로도.5 is a circuit diagram of a frequency divider of a phase locked loop (PLL) according to the present invention.

도 6 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 회로도.6 is a circuit diagram of a charge pump of a phase locked loop (PLL) in accordance with the present invention.

도 7 은 본 발명에 따른 위상 동기 루프(PLL)의 전원전압 감지기의 회로도.7 is a circuit diagram of a power supply voltage detector of a phase locked loop (PLL) according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 위상 주파수 검출기 12 : 차아지 펌프11: phase frequency detector 12: charge pump

13 : 저역통과 필터 14 : 전압 제어 발진기13: low pass filter 14: voltage controlled oscillator

15 : 주파수 분주기 16 : 다중화기15: frequency divider 16: multiplexer

17 : 전원전압 감지기17: power supply voltage detector

상기 목적을 달성하기 위한 본 발명은, 기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출 수단; 상기 위상 주파수 검출기로부터 수신된 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌핑 수단; 상기 차아지 펌프로부터 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터링 수단; 상기 저역통과 필터로부터 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진 수단; 주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주 수단; 및 전원전압 레벨에 응답하여 상기 차아지 펌프와 전압 제어 발진기의 주파수 조절 커패시터 및 상기 주파수 분주기의 분주율을 조절하는 전원전압 감지 수단을 포함한다.The present invention for achieving the above object, the phase frequency detection means for comparing the phase of the reference frequency and the feedback frequency; Charge pumping means for generating a charge / discharge current pulse according to the error signal received from the phase frequency detector; Low-pass filtering means for receiving a current pulse from the charge pump and converting it into a regulated voltage; Voltage controlled oscillation means for oscillating a frequency proportional to a regulated voltage generated from said low pass filter and feeding it back to said phase frequency detector; Frequency division means provided on the feedback loop to adjust the frequency division ratio; And a power supply voltage sensing means for adjusting the frequency division capacitor of the charge pump and the voltage controlled oscillator and the frequency division ratio of the frequency divider in response to the power supply voltage level.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention;

도 2 는 본 발명에 따른 위상 동기 루프(PLL)의 블록 구성도를 나타낸다.2 shows a block diagram of a phase locked loop (PLL) according to the present invention.

본 발명에 따른 위상 동기 루프의 구성은 도 1의 위상 동기 루프(PLL)에 있어서, 주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주기(21)와, 차아지 펌프(12), 전압 제어 발진기(14)의 주파수 조절 커패시터, 및 주파수 분주기(21)의 분주율을 조절하는 전원전압 감지기(23)를 구비한다. 또한, 궤환 루프상에 주파수 분주기(21)와 연결되어 전원 전압 감지기(23)로부터 분주율을 제어받는 다중화기(22)를 구비한다.In the phase locked loop (PLL) of FIG. 1, the phase locked loop according to the present invention includes a frequency divider 21, a charge pump 12, and a frequency divider 21 provided on a feedback loop to adjust a frequency division ratio. A frequency control capacitor of the voltage controlled oscillator 14 and a power supply voltage detector 23 for adjusting the frequency division ratio of the frequency divider 21. It is also provided with a multiplexer 22 connected to the frequency divider 21 on the feedback loop and controlled by the power supply voltage detector 23.

상기와 같은 구조를 갖는 본 발명에 따른 위상 동기 루프(PLL)의 동작을 설명하면 다음과 같다.Referring to the operation of the phase locked loop (PLL) according to the present invention having the above structure as follows.

위상 주파수 검출기(11)는 기준 주파수와 궤환 주파수의 위상을 비교하여 그 차이를 에러신호(UP, DOWN)로 출력하고, 이 에러신호를 차아지 펌프(12)에서 전류 펄스로 생성한다.The phase frequency detector 11 compares the phase of the reference frequency and the feedback frequency and outputs the difference as the error signals UP and DOWN, and generates this error signal as a current pulse in the charge pump 12.

차아지 펌프(12)로부터 생성된 전류 펄스는 저역통과 필터(13)를 거치면서 전압 제어 발진기(14)의 조절전압으로 사용될 수 있는 일정한 전압으로 바뀌게 된다. 이러한 조절전압에 의해 전압 제어 발진기(14)는 일정한 주파수를 갖는 클럭을 생성하여 다시 위상 주파수 검출기(11)로 궤환시켜 루프를 반복한다.The current pulse generated from the charge pump 12 is passed through a low pass filter 13 to a constant voltage that can be used as a regulated voltage of the voltage controlled oscillator 14. By this regulating voltage, the voltage controlled oscillator 14 generates a clock having a constant frequency and feeds it back to the phase frequency detector 11 to repeat the loop.

전원전압 감지기(23)의 결과를 이용하여 차아지 펌프(12)와 전압 제어 발진기(14)에 구비된 커패시터 및 주파수 분주기(21)의 분주율을 조절한다. 여기서, 궤환 루프상의 주파수 분주기(21)는 다중화기(22)와 연결된다.The frequency division ratio of the capacitor and the frequency divider 21 included in the charge pump 12 and the voltage controlled oscillator 14 are adjusted using the result of the power supply voltage detector 23. Here, the frequency divider 21 on the feedback loop is connected to the multiplexer 22.

도 3 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 블록 구성도로서, 도면에서 "31"은 PMOS 트랜지스터, "32,33"은 차아지 펌프를 각각 나타낸다.3 is a block diagram of a charge pump of a phase locked loop (PLL) according to the present invention, in which "31" represents a PMOS transistor and "32,33" represents a charge pump, respectively.

위상 동기 루프(PLL)의 차아지 펌프는 전원전압이 증가할수록 이에 비례하여 전류량을 줄이기 위하여 2개의 동일한 차아지 펌프(32,33)를 병렬로 연결시켜 전원전압 감지기(23)의 결과에 따라 스위치용 PMOS 트랜지스터(301)를 이용하여 차아지 펌프(302,303)의 수를 조절하도록 구성된다.The charge pump of the phase locked loop (PLL) switches two identical charge pumps 32 and 33 in parallel so as to reduce the amount of current in proportion to the power supply voltage. The PMOS transistor 301 is used to adjust the number of charge pumps 302 and 303.

전원전압이 3.3V에서 5V로 상승하면 먼저 차아지 펌프(12)가 영향을 받는다. 따라서, 전압이 상승되면 전류량이 증가되고, 저역통과 필터(13)의 커패시터에 충/방전되는 전하량 또한 증가하여 전압 제어 발진기(14)의 조절전압이 현저히 변화되므로 기존의 전원전압에서 동작되던 주파수를 동기(Locked)시키지 못하고 계속해서 루프만 반복하게 된다.When the supply voltage rises from 3.3V to 5V, the charge pump 12 is first affected. Therefore, when the voltage rises, the amount of current increases, and the amount of charge charged / discharged in the capacitor of the low pass filter 13 also increases, so that the control voltage of the voltage controlled oscillator 14 changes significantly, thereby increasing the frequency operated at the existing power supply voltage. It can't lock, it just loops over and over again.

따라서, 전원전압이 상승할수록 증가하는 전류량을 줄이기 위해 차아지 펌프(12)의 수를 줄여야 하므로 3.3V의 낮은 전원전압에서는 스위치용 PMOS 트랜지스터(301)가 턴온되어 두 개의 차아지 펌프(12)를 이용하고, 전원전압이 5V로 상승되면 스위치용 PMOS 트랜지스터(301)는 턴오프되어 하나의 차아지 펌프(12)만을 이용한다.Therefore, since the number of charge pumps 12 needs to be reduced in order to reduce the amount of current that increases as the power supply voltage increases, the switch PMOS transistor 301 is turned on at the low supply voltage of 3.3 V to turn on the two charge pumps 12. When the power supply voltage rises to 5V, the switching PMOS transistor 301 is turned off to use only one charge pump 12.

도 4 는 본 발명에 따른 위상 동기 루프(PLL)의 전압 제어 발진기의 회로도로서, "40"은 전압 분배기, "41 내지 43"은 전압 발진기를 각각 나타낸다.4 is a circuit diagram of a voltage controlled oscillator of a phase locked loop (PLL) according to the present invention, where "40" represents a voltage divider and "41 to 43" represents a voltage oscillator, respectively.

전압 분배기(40)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 다이오드용 PMOS 트래지스터(411)와 턴온시 노드의 전류를 접지로 인가하는 NMOS 트랜지스터(402)를 구비한다.The voltage divider 40 includes a PMOS transistor 411 for a diode, which is sequentially connected between a power supply voltage and a ground, and an NMOS transistor 402 for applying a current of a node to ground when turned on.

제1 전압 발진기(41)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 전압 분배기(40)의 출력신호가 인가되는 PMOS 트랜지스터(411)와, 게이트에 각각 전압 발진기(43)의 출력신호가 궤환되는 PMOS 트랜지스터(412) 및 NMOS 트랜지스터(413)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(414) 및 커패시터(415)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(416)를 구비한다.The first voltage oscillator 41 is a PMOS transistor 411 to which an output signal of the voltage divider 40 is applied to a gate, which is sequentially connected between a power supply voltage and ground, and an output signal of the voltage oscillator 43 to a gate, respectively. A CMOS inverter including a PMOS transistor 412 and an NMOS transistor 413 to which feedback is fed is provided. In addition, the NMOS transistor 414 and the capacitor 415 for applying the result of the power supply voltage detector 23 to the gate, which are sequentially connected between the output terminal and the ground of the CMOS inverter, and the capacitor connected between the output terminal and the ground of the CMOS transistor 416.

제2 전압 발진기(42)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 제1 전압 분배기(41)의 출력신호가 인가되는 PMOS 트랜지스터(421)와, 게이트에 각각 제1 전압 분배기(41)의 출력신호가 인가되는 PMOS 트랜지스터(422) 및 NMOS 트랜지스터(423)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(424) 및 커패시터(425)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(426)를 구비한다.The second voltage oscillator 42 is a PMOS transistor 421 to which an output signal of the first voltage divider 41 is applied to a gate, which is sequentially connected between a power supply voltage and ground, and a first voltage divider 41 to a gate, respectively. And a CMOS inverter including a PMOS transistor 422 and an NMOS transistor 423 to which an output signal of. In addition, the NMOS transistor 424 and the capacitor 425 applying the result of the power supply voltage detector 23 to the gate, which are sequentially connected between the output terminal and the ground of the CMOS inverter, and the capacitor connected between the output terminal and the ground of the CMOS transistor 426 is provided.

제3 전압 발진기(43)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 제2 전압 분배기(42)의 출력신호가 인가되는 PMOS 트랜지스터(431)와, 게이트에 각각 제2 전압 분배기(42)의 출력신호가 인가되는 PMOS 트랜지스터(432) 및 NMOS 트랜지스터(433)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(434) 및 커패시터(435)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(436)를 구비한다.The third voltage oscillator 43 is a PMOS transistor 431 to which an output signal of the second voltage divider 42 is applied to a gate, which is sequentially connected between a power supply voltage and ground, and a second voltage divider 42 to a gate, respectively. And a CMOS inverter including a PMOS transistor 432 and an NMOS transistor 433 to which an output signal of. In addition, an NMOS transistor 434 and a capacitor 435 for sequentially applying a result of the power supply voltage detector 23 to a gate, which are connected in series between the output terminal and the ground of the CMOS inverter, and a capacitor connected between the output terminal and the ground of the CMOS transistor. 436.

제1 내지 제3 전압 발진기(41 내지 43)내의 각 주파수 조절용 커패시터(415,416,425,426,435,436)는 전원전압이 높아지면 동작 주파수가 조금 낮은 상태에서 동기(Locked)가 가능하므로 보다 빠른 위상 획득 시간을 갖도록 하기위해 전원전압 감지기(23)의 결과를 이용하여 미리 조절한다.The frequency adjusting capacitors 415,416,425,426,435,436 in the first to third voltage oscillators 41 to 43 can be locked at a slightly lower operating frequency when the power supply voltage is higher, so that the power supply can have a faster phase acquisition time. The result of the voltage detector 23 is used to adjust in advance.

즉, 전원전압이 높아지면 조금 낮은 주파수에서의 동기(Locked)가 가능하므로 전압 제어 발진기(14)의 커패시터(415,416,425,426,435,436)의 용량은 켜져야만 한다. 따라서, 커패시터의 용량은 병렬로 연결될 때 커지므로 미리 두 개의 커패시터[(415,416),(425,426),(435,436)]를 병렬로 연결한 상태에서 전원전압 감지기(23)의 결과를 이용하여 커패시터의 병렬 연결 수를 조절한다.In other words, when the power supply voltage is increased, the capacities of the capacitors 415, 416, 425, 426, 435, and 436 of the voltage controlled oscillator 14 should be turned on because the lock is possible at a slightly lower frequency. Therefore, the capacitance of the capacitor increases when connected in parallel, so that in parallel with the two capacitors [415, 416, 425, 426, 435, 436] in parallel, the result of the power supply voltage detector 23 is used. Adjust the number of connections.

도 5 는 본 발명에 따른 위상 동기 루프의 주파수 분주기의 회로도로서, "501"은 D 플립플롭, "22"는 다중화기를 각각 나타낸다.5 is a circuit diagram of a frequency divider of a phase locked loop according to the present invention, where "501" represents a D flip-flop and "22" represents a multiplexer, respectively.

D 플립플롭(501)은 전압 제어 발진기(14)로부터 인가되는 출력신호를 클럭단자(CLK)로 입력하여 출력된 반전 출력신호(Qb)를 입력단자(D)로 입력하고, 출력단자(Q)을 통해 다중화기(22)로 출력한다.The D flip-flop 501 inputs the output signal applied from the voltage controlled oscillator 14 to the clock terminal CLK, and inputs the inverted output signal Qb outputted to the input terminal D, and output terminal Q. Output to the multiplexer 22 through.

다중화기(22)는 전원전압 감지기(23)로부터 선택신호를 입력받아 D 플립플롭(501)으로부터 입력된 신호와 전압 제어 발진기(14)로부터 입력된 신호중 하나를 선택하여 위상 주파수 검출기(11)로 궤환시킨다.The multiplexer 22 receives a selection signal from the power supply voltage detector 23 and selects one of a signal input from the D flip-flop 501 and a signal input from the voltage controlled oscillator 14 to the phase frequency detector 11. Feedback.

궤환 루프상의 주파수 분주기(21)는 위상 동기 루프의 주파수 체배기로 동작하는 것으로 위상 주파수 검출기(11)에서 비교되는 두 에러신호가 동일할 경우 동기신호(Lock)가 발생되는데 동기(Locked)가 된후 궤환되기전의 출력신호는 위상 주파수 검출기(11)에서 비교되는 신호의 주파수보다 주파수 분주기(21)의 분주율의 역수배가 된다. 따라서, 전원전압이 높아질수록 궤환 루프상의 주파수 분주기(21)의 분주율을 낮게 조절함으로써 위상 동기 루프의 위상 획득 시간과 안정성을 높일 수 있다.The frequency divider 21 on the feedback loop operates as a frequency multiplier of the phase locked loop. When two error signals compared by the phase frequency detector 11 are the same, a synchronization signal lock is generated. The output signal before the feedback becomes an inverse multiple of the frequency division ratio of the frequency divider 21 than the frequency of the signal compared by the phase frequency detector 11. Therefore, the higher the power supply voltage, the lower the frequency division ratio of the frequency divider 21 on the feedback loop, thereby improving the phase acquisition time and stability of the phase locked loop.

도 6 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 회로도로서, "601"은 인버터, "602"은 PMOS 트랜지스터, "603"는 NMOS 트랜지스터를 각각 나타낸다.Fig. 6 is a circuit diagram of a charge pump of a phase locked loop (PLL) according to the present invention, where “601” represents an inverter, “602” represents a PMOS transistor, and “603” represents an NMOS transistor, respectively.

위상 동기 루프(PLL)의 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 출력된 업신호(UP)를 반전시키기 위한 인버터(601)와, 전원전압과 접지사이에 순차적으로 직렬 연결되어 인버터(601)를 통한 반전 업신호(UP)가 게이트에 인가되고 전원전압과 출력단(OUT)사이에 접속된 스위치용 PMOS 트랜지스터(602)와, 위상 주파수 검출기(11)로부터 출력된 다운신호(DOWN)가 게이트에 인가되고 출력단(OUT)과 접지사이에 접속된 스위치용 NMOS 트랜지스터(603)를 구비한다.The charge pump 12 of the phase locked loop PLL is an inverter 601 for inverting the up signal UP output from the phase frequency detector 11, and is sequentially connected in series between a power supply voltage and a ground. Inverted up signal UP through 601 is applied to the gate and the PMOS transistor 602 for switching connected between the power supply voltage and the output terminal OUT, and the down signal DOWN output from the phase frequency detector 11. Is applied to the gate and has a switching NMOS transistor 603 connected between the output terminal OUT and ground.

차아지 펌프(12)는 위상 주파수 검출기(11)로부터 다운신호(DOWN)가 입력되면 방전되어 적은 양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 적은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 느린 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.The charge pump 12 discharges when the down signal DOWN is input from the phase frequency detector 11, and outputs a small amount of current to the low pass filter 13, and the low pass filter 13 receives the charge pump ( A small amount of voltage is applied to the voltage controlled oscillator 14 in accordance with the amount of current input from 12). The voltage controlled oscillator 14 then oscillates and outputs a frequency whose phase is slower than the frequency previously oscillated to the phase frequency detector 11.

이와 반대로, 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 업신호(UP)가 입력되면 충전되어 많은양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 많은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 빠른 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.On the contrary, the charge pump 12 is charged when the up signal UP is input from the phase frequency detector 11 to output a large amount of current to the low pass filter 13, and the low pass filter 13 A large amount of voltage is applied to the voltage controlled oscillator 14 according to the amount of current input from the azimuth pump 12. Subsequently, the voltage controlled oscillator 14 oscillates and outputs a frequency whose phase is earlier than the frequency previously oscillated to the phase frequency detector 11.

도 7 은 본 발명에 따른 위상 동기 루프의 전원전압 감지기의 회로도로서, 도면에서 "701,702"는 저항, "703"은 차동 증폭기, "704"는 기준 전압원을 각각 나타낸다.7 is a circuit diagram of a power supply voltage detector of a phase locked loop according to the present invention, in which "701,702" represents a resistor, "703" represents a differential amplifier, and "704" represents a reference voltage source, respectively.

전원전압 감지기(23)는 전원전압과 접지사이에 직렬로 연결된 제1 및 제2 저항(701,702)과, 기준 전압원(704)과, 제1 내지 제2 저항(701,702)에 의해 이분된 전압과 기준 전압원(704)과 비교하는 차동 증폭기(703)를 구비한다. 또한, 전원전압과 접지사이의 전압을 정확히 1/2로 곱한값이 기준 전압원(704)보다 작으면 로우(Low)값을 출력하고, 기준 전압원(704)보다 크면 하이(High)값을 출력한다.The power supply voltage detector 23 includes a voltage and a reference divided by the first and second resistors 701 and 702 connected in series between the power supply voltage and the ground, the reference voltage source 704 and the first to second resistors 701 and 702. A differential amplifier 703 is compared with the voltage source 704. In addition, if the value obtained by multiplying the voltage between the power supply voltage and the ground by 1/2 is smaller than the reference voltage source 704, a low value is output, and when the value greater than the reference voltage source 704 is high, a high value is output. .

일반적으로, 기준 전압원(704)은 0 - 3.3V의 중간값인 1.65V와 0 - 5V의 중간값인 2.5V사이에 동일한 여유를 갖도록 2.075V에 세팅(Setting)을 한다.In general, the reference voltage source 704 sets at 2.075V to have the same margin between 1.65V, which is an intermediate value of 0-3.3V, and 2.5V, which is an intermediate value of 0-5V.

예를들면, 전원전압이 3.3V인 경우에 제1 및 제2 저항(701,702)에 의해 나누어진 전압이 기준 전압원(704)과 비교하여 로우값을 출력하게 되면 차아지 펌프(12)내의 PMOS 트랜지스터(301)는 턴온되어 제1 및 제2 차아지 펌프(302,303)가 동시에 동작을하여 적절한 전류 펄스를 생성하게 되고, 전압 제어 발진기(14)내의 NMOS 트랜지스터(414,424,434)는 턴오프되어 전압 제어 발진기(14)의 주파수 조절용 커패시터(415,416,425,426,435,436)의 용량을 작게하여 높은 주파수에서의 동작이 가능하게 된다. 또한, 궤환 루프상의 주파수 분주기(21)를 인에이블시켜 보다 높은 주파수에서의 동작이 가능하게 된다.For example, when the power supply voltage is 3.3V, when the voltage divided by the first and second resistors 701 and 702 outputs a low value compared to the reference voltage source 704, the PMOS transistor in the charge pump 12 is output. 301 is turned on so that the first and second charge pumps 302 and 303 simultaneously operate to generate the appropriate current pulses, and the NMOS transistors 414, 424 and 434 in the voltage controlled oscillator 14 are turned off so that the voltage controlled oscillator ( The capacity of the frequency adjusting capacitors 415, 416, 425, 426, 435, and 436 in 14 is reduced to enable operation at high frequencies. In addition, the frequency divider 21 on the feedback loop is enabled to enable operation at higher frequencies.

한편, 전원전압이 5V로 상승되면 전원전압 감지기(23)는 하이값을 출력하고 차아지 펌프(12)내의 PMOS 트랜지스터(301)가 턴오프되어 제1 차아지 펌프(302)만을 구동시켜 전원전압이 증가함으로써 발생되는 전류량을 줄일 수 있다. 또한, 전압제어 발진기(14)는 NMOS 트랜지스터(414,424,434)에 의해 주파수 조절용 커패시터(415,416,425,426,435,436)의 용량을 크게 함으로써 전원전압의 증가에 따른 낮은 주파수에서도 동기(Looked)가 가능하도록 한다.On the other hand, when the power supply voltage rises to 5V, the power supply voltage detector 23 outputs a high value and the PMOS transistor 301 in the charge pump 12 is turned off to drive only the first charge pump 302 to supply the power supply voltage. This increase can reduce the amount of current generated. In addition, the voltage-controlled oscillator 14 can be synchronized even at low frequencies by increasing the power supply voltage by increasing the capacity of the frequency adjusting capacitors 415, 416, 425, 426, 435, and 436 by the NMOS transistors 414, 424, 434.

그리고, 궤환 루프상의 주파수 분주기(21)는 디스에이블(disable)되어 위상 동기 루프가 낮은 주파수에서도 동작이 용이하도록 한다. 여기서, 낮은 주파수는 3.3V 전원공급시 보다 아주 낮은 주파수가 아니라 전원전압이 증가함으로써 발생하는 전류량의 증가를 보상해 줄 정도의 약간 낮은 주파수이다.The frequency divider 21 on the feedback loop is disabled to facilitate operation even at a low frequency of the phase locked loop. Here, the low frequency is not a much lower frequency than the 3.3V power supply, but a slightly low frequency that compensates for the increase in the amount of current generated by the increase in the supply voltage.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes within the scope without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and thus is limited to the above-described embodiments and drawings. It is not.

상기와 같은 본 발명은, 고속 저전력 소모를 갖고, 전원전압이 변하더라도 전원전압의 변화에 관계없이 동작이 가능하도록 호환성을 가져 모든 칩의 동기 발생기(Clocked Generator)로서의 사용에 용이한 효과가 있다.As described above, the present invention has a high speed and low power consumption, has compatibility so that operation can be performed regardless of the change of the power supply voltage even when the power supply voltage changes, and thus it is easy to use as a locked generator of all chips.

Claims (8)

기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출 수단;Phase frequency detection means for comparing a phase of the reference frequency and the feedback frequency; 상기 위상 주파수 검출기로부터 수신된 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌핑 수단;Charge pumping means for generating a charge / discharge current pulse according to the error signal received from the phase frequency detector; 상기 차아지 펌프로부터 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터링 수단;Low-pass filtering means for receiving a current pulse from the charge pump and converting it into a regulated voltage; 상기 저역통과 필터로부터 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진 수단;Voltage controlled oscillation means for oscillating a frequency proportional to a regulated voltage generated from said low pass filter and feeding it back to said phase frequency detector; 주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주 수단; 및Frequency division means provided on the feedback loop to adjust the frequency division ratio; And 전원전압 레벨에 응답하여 상기 차아지 펌프와 전압 제어 발진기의 주파수 조절 커패시터 및 상기 주파수 분주기의 분주율을 조절하는 전원전압 감지 수단Power supply voltage sensing means for adjusting the frequency division capacitor of the charge pump and the voltage controlled oscillator and the frequency division ratio of the frequency divider in response to the power supply voltage level. 을 포함하여 이루어진 위상 동기 루프.Phase locked loop made, including. 제 1 항에 있어서,The method of claim 1, 궤환 루프상에 주파수 분주 수단과 연결되어 상기 전원 전압 감지 수단으로부터 선택신호를 입력받아 상기 주파수 분주 수단으로부터 입력된 신호와 상기 전압 제어 발진 수단으로부터 입력된 신호중 하나를 선택하는 다중화 수단A multiplexing means connected to a frequency dividing means on a feedback loop and receiving a selection signal from the power supply voltage detecting means and selecting one of a signal input from the frequency dividing means and a signal input from the voltage controlled oscillating means. 을 더 포함하여 이루어진 위상 동기 루프.A phase locked loop made further comprising. 제 1 항에 있어서,The method of claim 1, 상기 전원전압 감지 수단은,The power supply voltage detection means, 전원전압과 접지사이의 직렬 연결된 제1 및 제2 저항에 의해 전원전압과 접지사이의 전압을 2로 나눈 값이 정전압원보다 작으면 로우값을 출력하고, 전원전압과 접지사이의 전압을 2로 나눈 값이 정전압원보다 크면 하이값을 출력하도록 하는 차동증폭기When the value between the power supply voltage and ground divided by 2 by the first and second resistors connected in series between the power supply voltage and ground is smaller than the constant voltage source, a low value is output and the voltage between the power supply voltage and ground is set to 2. Differential amplifier to output high value when division is greater than constant voltage source 를 포함하여 이루어진 위상 동기 루프.Phase locked loop made, including. 제 1 항에 있어서,The method of claim 1, 상기 차아지 펌핑 수단은,The charge pumping means, 전원전압이 높아질수록 상승하는 전류량을 줄이기 위해 펌프의 수를 조절하는 스위치용 PMOS 트랜지스터Switch PMOS transistors that control the number of pumps to reduce the amount of current that increases as the supply voltage increases 를 포함하여 이루어진 위상 동기 루프.Phase locked loop made, including. 제 1 항에 있어서,The method of claim 1, 상기 전압 제어 발진 수단은,The voltage controlled oscillation means, 전원전압과 접지사이에 연결되어 다음단의 PMOS 트랜지스터의 게이트 인가전압을 제어하는 전압 분배 수단; 및Voltage distribution means connected between a power supply voltage and ground to control a gate applied voltage of a next stage PMOS transistor; And 전원전압과 접지사이에 연결되어 상기 전압 분배기로부터 출력신호를 인가하여 상기 위상 주파수 검출 수단으로 궤환시키는 다수단으로 구성된 전압 발진 수단Voltage oscillation means composed of a plurality of stages connected between a power supply voltage and ground to apply an output signal from the voltage divider and to feed back to the phase frequency detection means. 을 구비하여 이루어진 위상 동기 루프.A phase locked loop comprising: 제 5 항에 있어서,The method of claim 5, 상기 전압 분배 수단은,The voltage distribution means, 전원전압과 접지사이에 순차적으로 직렬 연결된, 전원전압을 노드에 인가시키는 다이오드용 PMOS 트래지스터; 및A PMOS transistor for applying a power supply voltage to the node, which is sequentially connected between the power supply voltage and ground; And 턴온시 노드의 전류를 접지로 인가하는 NMOS 트랜지스터NMOS transistor to apply node current to ground at turn-on 를 포함하여 이루어진 위상 동기 루프.Phase locked loop made, including. 제 5 항에 있어서,The method of claim 5, 상기 전압 발진 수단은,The voltage oscillation means, 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 전압 분배기의 출력신호가 인가되는 제1 PMOS 트랜지스터;A first PMOS transistor to which an output signal of the voltage divider is applied to a gate, which is sequentially connected between a power supply voltage and a ground; 게이트에 각각 출력신호가 인가되는 제2 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어진 CMOS 인버터;A CMOS inverter comprising a second PMOS transistor and an NMOS transistor to which an output signal is applied to a gate, respectively; 상기 CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 전원전압 감지 수단의 결과를 인가하는 스위치용 NMOS 트랜지스터;A switching NMOS transistor for applying a result of the power supply voltage sensing means to a gate, which is sequentially connected between the output terminal of the CMOS inverter and ground; 보다 빠른 위상 획득 시간을 갖도록 하는 제1 커패시터; 및A first capacitor to have a faster phase acquisition time; And 전원전압이 높아지면 낮은 주파수에서도 동기가 가능하도록 커패시터의 용량을 크게 하기 위해 상기 제1 커패시터와 병렬 연결된 제2 커패시터A second capacitor connected in parallel with the first capacitor to increase the capacity of the capacitor so as to be synchronized even at a low frequency when the power supply voltage is increased 를 포함하여 이루어진 다수단으로 구성된 위상 동기 루프.A phase locked loop consisting of a plurality of stages comprising a. 제 1 항에 있어서,The method of claim 1, 주파수 분주 수단은,Frequency division means, 상기 전압 제어 발진 수단으로부터 인가되는 출력신호를 클럭단자로 입력하여 출력된 반전 출력신호를 입력단자로 입력하고, 상기 전압 제어 발진 수단으부터 인가되는 출력신호를 클럭단자로 입력하여 출력단자을 통해 다중화기로 출력하는 D 플립플롭을 포함하여 이루어진 위상 동기 루프.The output signal applied from the voltage controlled oscillation means is input to the clock terminal, and the inverted output signal outputted from the voltage controlled oscillation means is input to the input terminal, the output signal applied from the voltage controlled oscillation means is input to the clock terminal, and outputted to the multiplexer through the output terminal. Phase-locked loop that includes an output D flip-flop.
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