KR100232868B1

KR100232868B1 - Clock states detecting circuit

Info

Publication number: KR100232868B1
Application number: KR1019970020920A
Authority: KR
Inventors: 이태영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-27
Filing date: 1997-05-27
Publication date: 1999-12-01
Also published as: KR19980084981A

Abstract

가. 청구범위에 기재된 발명이 속하는 기술분야end. The technical field to which the invention described in the claims belongs

사설교환시스템Private Exchange System

나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

사설교환시스템에서 공급되는 기준 클럭의 상태를 판단하고, 정상적인 클럭을 선택한다.Determine the state of the reference clock supplied from the private exchange system, and select the normal clock.

다. 발명의 해결 방법의 요지All. Summary of the Solution of the Invention

검사하고자하는 클럭의 주기와 같은 정상 클럭을 인가받아 카운팅 동작을 수행하는 제1카운터와, 상기 제1카운터의 출력값을 클리어단에서 인가받아 카운팅 동작을 수행하는 제2카운터와, 상기 제2카운터로부터 출력되는 값을 입력받아 설정된 크기값과 비교하는 비교기와, 상기 비교기로부터 출력되는 값을 입력받고, 상기 제1카운터로부터 출력되는 값을 클럭으로 인가받아 입력된 값을 출력하는 래치로 구성된다.A first counter that receives a normal clock, such as a period of a clock to be checked, to perform a counting operation, a second counter that receives an output value of the first counter at a clear stage and performs a counting operation, and from the second counter A comparator for receiving the output value and comparing it with a set size value, and a latch for receiving a value output from the comparator, receiving a value output from the first counter as a clock and outputting the input value.

라. 발명의 중요한 용도la. Important uses of the invention

사설교환시스템에서 국선으로부터 공급되는 다수의 기준 클럭중 최적의 클럭을 검출할 수 있다.In a private switching system, an optimal clock can be detected among a plurality of reference clocks supplied from a trunk line.

Description

Circuit for detecting the state of the supplied clock

본 발명은 클럭을 검출하는 회로에 관한 것으로, 특히 공급되는 클럭 중 정상적인 클럭을 검출하여 선택하는 회로에 관한 것이다.The present invention relates to a circuit for detecting a clock, and more particularly to a circuit for detecting and selecting a normal clock from a supplied clock.

통상적으로 사설교환시스템은 여러개의 E1트렁크에서 국선으로부터 8KHz의 기준 클럭을 공급받는다.Typically, private switching systems receive a reference clock of 8KHz from the trunk line in several E1 trunks.

도 1은 종래 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로도로서, 단안정멀티바이브레이터101∼104와 낸드게이트(NAND gate)111∼118로 구성된다.Fig. 1 is a circuit diagram for detecting a state of a clock supplied from a conventional private exchange system, and is composed of monostable multivibrators 101 to 104 and NAND gates 111 to 118.

도 1을 참조하여 종래 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로의 동작을 설명한다. 사설교환시스템은 국선으로부터 공급되는 8KHz의 기준 클럭을 E1트렁크로 입력받고, 공급된 8KHz의 클럭을 단안정멀티바이브레이터101∼104으로 입력한다. 단안정멀티바이브레이터101∼104는 입력된 8KHz의 클럭의 상태를 검사하고, 상기 클럭이 로우상태에서 하이상태로 변화하면 상기 입력된 클럭이 정상적인 것으로 판단한고, 이에 대응하는 신호를 낸드게이트111∼118로 출력한다. 한편, 단안정멀티바이브레이터101∼104는 입력되는 클럭의 변화가 없으면, 신호가 낸드게이트111∼118로 인가하지 않으므로 상기 입력된 클럭에서 에러가 발생된 것으로 판단한다. 낸드게이트111∼118는 단안정멀티바이브레이터101∼104로부터 출력되는 신호와 소정 제어신호를 입력받아 특정 8KHz 클럭을 마스킹(masking)할 수 있다.Referring to Fig. 1, the operation of a circuit for detecting a state of a clock supplied from a conventional private exchange system will be described. The private exchange system receives the 8 KHz reference clock supplied from the trunk line as the E1 trunk, and inputs the supplied 8 KHz clock into the monostable multivibrators 101 to 104. The monostable multivibrators 101 to 104 check the state of the input 8KHz clock, and if the clock changes from a low state to a high state, the inputted clock is determined to be normal. Will output On the other hand, the monostable multivibrators 101 to 104 do not apply the signals to the NAND gates 111 to 118 if there is no change in the input clock, and thus determine that an error has occurred in the input clock. The NAND gates 111 to 118 can receive a signal output from the monostable multivibrators 101 to 104 and a predetermined control signal to mask a specific 8 KHz clock.

도 1에 도시된 것과 같은 종래 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로는 공급된 클럭의 천이상태만을 감지하여 이상유무만을 판단하므로 신뢰성이 낮다. 즉, 종래 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로는 E1 트렁크로부터 보내온 신호가 유효하지 않는 클럭이더라도 1번의 상태 천이만 검출되면, 상기 공급된 클럭이 정상적인 것으로 판단하는 문제점이 있다.The circuit for detecting the state of the clock supplied by the conventional private exchange system as shown in FIG. 1 detects only the transition state of the supplied clock and determines only the abnormality, thereby having low reliability. In other words, the circuit for detecting the state of the clock supplied by the conventional private exchange system has a problem of determining that the supplied clock is normal if only one state transition is detected, even if the signal sent from the trunk of the E1 is invalid.

따라서, 본 발명의 목적은 사설교환시스템에서 공급되는 클럭의 상태를 정확하게 검출하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for accurately detecting a state of a clock supplied from a private exchange system.

본 발명의 다른 목적은 사설교환시스템에서 일정 시간동안 공급되는 클럭의 상태천이를 카운팅하여 유효한 클럭을 검출하는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit for detecting a valid clock by counting a state transition of a clock supplied for a predetermined time in a private exchange system.

본 발명의 또다른 목적은 사설교환시스템에서 공급되는 다수의 클럭중 유효한 클럭을 검출하여 선택하는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit for detecting and selecting a valid clock from among a plurality of clocks supplied from a private exchange system.

본 발명의 또다른 목적은 사설교환시스템에서 공급되는 다수의 클럭에 대한우선권을 주어 선택하는 회로를 제공함에 있다.It is another object of the present invention to provide a circuit that gives priority to and selects a plurality of clocks supplied from a private exchange system.

이러한 목적들을 달성하기 위한 본 발명은 검사하고자하는 클럭의 주기와 같은 정상 클럭을 인가받아 카운팅 동작을 수행하는 제1카운터와, 상기 제1카운터의 출력값을 클리어단에서 인가받아 카운팅 동작을 수행하는 제2카운터와, 상기 제2카운터로부터 출력되는 값을 입력받아 설정된 크기값과 비교하는 비교기와, 상기 비교기로부터 출력되는 값을 입력받고, 상기 제1카운터로부터 출력되는 값을 클럭으로 인가받아 입력된 값을 출력하는 래치로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a first counter for performing a counting operation by receiving a normal clock, such as the period of the clock to be checked, and a first counter for performing the counting operation by receiving the output value of the first counter at the clear end; A second counter, a comparator that receives a value output from the second counter and compares it with a set size value, a value output from the comparator, a value output from the first counter as a clock, and an input value It characterized in that it is configured as a latch for outputting.

도 1은 종래 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로도.1 is a circuit diagram for detecting a state of a clock supplied from a conventional private exchange system.

도 2는 본 발명의 실시예에 따른 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로도.2 is a circuit diagram for detecting a state of a clock supplied from a private exchange system according to an embodiment of the present invention.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 사설교환시스템에서 공급되는 클럭의 상태를 검출하는 회로도로서, 제1카운팅부200과 제2카운팅부210과 비교부220과 검출부230과 우선순위지정부250과 선택부260으로 구성된다.2 is a circuit diagram for detecting a state of a clock supplied from a private exchange system according to an exemplary embodiment of the present invention, and includes a first counting unit 200, a second counting unit 210, a comparing unit 220, a detecting unit 230, and a priority setting unit 250; It consists of a selection unit 260.

도 2를 참조하면, 제1카운팅부200은 그레이코드(gray code) 카운터201과 낸드게이트202와 낸드게이트203으로 구성되며, 검출부230에서 검출된 결과를 출력하는 시점을 결정하기 위한 카운팅 동작을 수행한다. 카운터201은 그레이코드 카운터로서, 카운팅 동작에 의해 1비트만이 변화하므로 글리치(glitch)의 발생이 매우 적다. 카운터201은 8KHz의 클럭을 인가받고, 인에블신호인 /prst신호에 따라 그레이코드를 카운딩하여 낸드게이트202와 낸드게이트203으로 출력한다.Referring to FIG. 2, the first counting unit 200 includes a gray code counter 201, a NAND gate 202, and a NAND gate 203, and performs a counting operation to determine a time point at which the detection unit 230 outputs the detected result. do. The counter 201 is a gray code counter, and since only one bit is changed by the counting operation, the occurrence of glitch is very small. The counter 201 receives a clock of 8 KHz, counts the gray codes according to the enable signal / prst, and outputs the gray codes to the NAND gate 202 and the NAND gate 203.

제2카운팅부210은 4비트 동기식 카운터211∼218과 인버터213으로 구성되며, E1 트렁크로부터 8KHz의 동기 클럭을 공급받아 각각 카운팅하여 비교부220으로 출력한다. 4비트 동기식 카운터211∼218는 각각 E1 트렁크로부터 클럭을 공급받아 0부터 시작하여 15까지 카운팅하고, 낸드게이트202로부터 로우신호가 인가되면 클리어되어 처음부터 다시 카운팅하는 동작을 수행한다. 인버터213은 카운터211의 리플 케리 아웃신호를 입력받아 반전하여 카운터211의 인에이블단(enp)으로 출력한다. 카운터211은 상기 인에이블단으로 신호가 인가되면, 더 이상의 카운팅 동작을 수행하지 않는다.The second counting unit 210 is composed of 4-bit synchronous counters 211 to 218 and an inverter 213. The second counting unit 210 receives an 8KHz synchronous clock from the trunk of E1 and counts each of them to output to the comparator 220. The 4-bit synchronous counters 211 to 218 receive clocks from the E1 trunk and count from 0 to 15, and are cleared when the low signal is applied from the NAND gate 202, and counts again from the beginning. The inverter 213 receives the ripple carry out signal of the counter 211 and inverts it and outputs it to the enable end of the counter 211. The counter 211 does not perform any counting operation when a signal is applied to the enable end.

비교부220은 비교기221∼228로 구성되며, 카운터211∼218로부터 각각 출력되는 카운팅값을 입력받아 상기 카운팅값이 8보다 크고 14보다 작은지를 비교하여 결과에 대응되는 신호를 검출부230으로 출력한다. 비교부220는 제1카운팅부200의 그레이코드 카운터201과 제2카운팅부200의 카운터211∼218간의 동기 클럭이 맞지 않으므로 비교 대상의 8에서 14의 범위로 여유를 둔다. 비교기221∼228는 대응되는 카운터211∼218로부터 각각 입력되는 카운팅값이 8보다 크고 14보다 작으면, 하이신호를 출력한다. 한편, 비교기221∼228는 카운터211∼218로부터 입력되는 카운팅값이 8보다 크고 14보다 작은 범위에서 벗어난 값이면, 로우신호를 출력한다.The comparator 220 includes comparators 221 to 228. The comparator 220 receives a counting value output from the counters 211 to 218, and compares the counting value with greater than 8 and less than 14, and outputs a signal corresponding to the result to the detector 230. The comparator 220 does not match the synchronous clock between the gray code counter 201 of the first counting unit 200 and the counters 211 to 218 of the second counting unit 200, so that a margin of 8 to 14 is compared. The comparators 221 to 228 output a high signal when the counting values respectively inputted from the corresponding counters 211 to 218 are larger than 8 and smaller than 14. On the other hand, the comparators 221 to 228 output a low signal when the counting value input from the counters 211 to 218 is outside the range larger than 8 and smaller than 14.

검출부230은 D플립플롭231∼238과 낸드게이트241∼248로 구성되며, 각 비교기221∼228로부터 비교 결과값을 입력받아 E1트렁크로부터 공급되는 클럭의 상태를 검사하여 출력한다. D플립플롭231∼238은 비교기221∼228로부터 각각 소정 비교 결과값을 입력받고, 낸드게이트203로부터 출력되는 신호를 클럭으로 인가받아 입력된 비교 결과값을 출력한다. 즉, D플립플롭231∼238은 대응되는 비교기221∼228로부터 각각 비교 결과값을 입력받고, 카운터201에서 출력되는 값이 1일 때 낸드게이트203으로부터 인가되는 클럭에 의해 상기 비교 결과값을 래치한다. 낸드게이트241∼248은 소정 제어신호와 D플립플롭231∼238로부터 출력되는 신호를 입력받아 부논리곱의 논리에 따라 우선순위지정부250으로 출력한다. 낸드게이트241∼248로 입력되는 상기 제어신호는 낸드게이트241∼248의 출력을 선택하기 위한 마스킹신호이다.The detection unit 230 includes D flip-flops 231 to 238 and NAND gates 241 to 248. The detection unit 230 receives a comparison result value from each of the comparators 221 to 228 and checks and outputs the state of the clock supplied from the E1 trunk. The D flip-flops 231 to 238 respectively receive predetermined comparison result values from the comparators 221 to 228, receive a signal output from the NAND gate 203 as a clock, and output the input comparison result value. That is, the D flip-flops 231 to 238 respectively receive the comparison result values from the corresponding comparators 221 to 228, and latch the comparison result values by a clock applied from the NAND gate 203 when the value output from the counter 201 is one. . The NAND gates 241 to 248 receive a predetermined control signal and signals output from the D flip-flops 231 to 238 and output them to the priority setting unit 250 according to the logic of the negative logic. The control signal input to the NAND gates 241 to 248 is a masking signal for selecting an output of the NAND gates 241 to 248.

우선순위지정부250은 검출부230으로부터 클럭의 이상 유무에 대응되는 신호를 입력받고, 입력된 신호의 출력 우선권을 지정하여 최상위 우선순위를 갖는 코드를 선택부260으로 출력한다. 우선순위지정부250은 낸드게이트241∼248로부터 입력되는 모든 신호가 하이상태인 경우 최상위 입력단의 코드(예를 들면, 111)를 선택부260으로 출력한다.The priority setting unit 250 receives a signal corresponding to the presence or absence of a clock from the detector 230, specifies an output priority of the input signal, and outputs a code having the highest priority to the selection unit 260. The priority setting unit 250 outputs a code (for example, 111) of the highest input terminal to the selection unit 260 when all signals input from the NAND gates 241 to 248 are high.

선택부260은 멀티플렉서로 구현되며, 우선순위지정부250으로부터 입력되는 신호에 따라 E1 트렁크로부터 공급되는 정상적인 동작하는 다수의 클럭들중 우선권이 주어진 하나의 클럭 선택하여 출력한다. 예를 들면, 선택부260은 우선순위지정부250으로부터 "111"이 인가되면, d7로 입력되는 클럭을 선택하여 출력한다.The selector 260 is implemented as a multiplexer, and selects and outputs one clock given priority among a plurality of clocks that are normally operated from the E1 trunk according to a signal input from the priority determiner 250. For example, when "111" is applied from the priority setting unit 250, the selecting unit 260 selects and outputs a clock input to d7.

상술한 바와 같이 본 발명은 사설교환시스템에서 국선으로부터 공급받는 다수의 8KHz 기준 클럭의 상태를 각각 검출하고, 정상적으로 공급되는 기준 클럭을 선택할 수 있다. 또한, 본 발명은 8KHz 클럭에만 국한되는 것이 아니라 다수의 클럭들에 대한 천이상태를 검출할 수 있으며, 정상적인 클럭에 대한 우선 순위를 두어 선택할 수 있다.As described above, the present invention can detect the state of a plurality of 8KHz reference clocks supplied from a trunk line in a private switching system, and select a reference clock supplied normally. In addition, the present invention is not limited to the 8KHz clock, but can detect the transition state of a plurality of clocks, and can be selected to give priority to the normal clock.

Claims

In the circuit for detecting the state of the supplied clock,

A first counter configured to perform a counting operation by receiving a normal clock such as a period of a clock to be checked;

A second counter configured to perform a counting operation by receiving the output value of the first counter at a clear stage;

A comparator configured to receive a value output from the second counter and compare it with a set size value;

And a latch configured to receive a value output from the comparator, receive a value output from the first counter as a clock, and output the input value.

The method of claim 1,

And said first counter is implemented with a gray code counter.

In a circuit for detecting a state of a plurality of clocks supplied,

A first counting unit configured to perform a counting operation by receiving a normal clock such as a period of a clock to be checked;

A second counting unit including a plurality of counters for performing a counting operation by receiving an output value of the first counting unit at a clear stage;

A comparator comprising a plurality of comparators for receiving the values output from the second counting unit, comparing the set values with the set size values, and outputting a comparison result corresponding thereto;

And a detection unit configured to receive a value output from the comparison unit, and output a result of detecting whether a plurality of clocks supplied by receiving a value output from the first counting unit as a clock is normal. Circuitry for detecting the state of multiple clocks.

The method of claim 3,

A priority priority unit for receiving a result of detecting a state of the plurality of clocks from the detection unit and specifying a priority;

And a selector configured to receive the plurality of clocks and output one of the inputted clocks in accordance with a priority specified by the priority control unit.