KR100190093B1 - Apparatus for generating block address for block data serially transmitted - Google Patents
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Abstract
본 발명은 직렬로 전송되는 디지탈 데이타로부터 동기신호를 검출하여 블록어드레스를 발생하기 위한 장치에 관한 것으로, 전송된 블록데이타로부터 동기신호를 검출하였을 때 제1신호를 발생하기 위한 제1신호 발생수단; 직렬로 전송된 데이터의 심볼 수를 카운트하여 한 블록데이타의 심볼 수에 해당하는 데이터가 입력되었을 때 제2신호를 발생하기 위한 제2신호 발생수단; 제1신호 또는 제2신호가 발생될 때마다 클럭신호를 발생하기 위한 클럭신호 발생수단; 상기 클럭신호가 발생할 때마다 카운트 값을 하나씩 증가시키는 카운트수단; 전송된 블록데이타로부터 블록어드레스를 발생하기 위한 블록어드레스 래치수단; 에러정정코드에 따라 전송된 블록데이타의 패리티를 검사하기 위한 패리티 검사수단; 및 카운트수단의 카운트값을 메모리의 블록어드레스로 출력하며, 만일 현재 래치된 블록어드레스와 상기 카운트값이 일치하지 않고 현재 래치된 블록어드레스와 그 이전에 래치된 블록어드레스와 의 차이가 1인 동시에 블록데이타에 대한 패리티 검사에 오류가 없으면, 상기 현재 래치된 블록어드레스를 상기 카운트수단의 카운트 값으로 로드하기 위한 블록어드레스 발생수단을 포함함을 특징으로 하여, 입력데이타에 잡음이 포함되어 동기신호가 훼손되더라도 그 데이터를 소실하지 않고 메모리로 저장시킬 수 있다.The present invention relates to an apparatus for generating a block address by detecting a synchronous signal from digital data transmitted in series, comprising: first signal generating means for generating a first signal when a synchronous signal is detected from transmitted block data; Second signal generating means for generating a second signal when data corresponding to the number of symbols of one block of data is inputted by counting the number of symbols of data transmitted serially; Clock signal generating means for generating a clock signal each time a first signal or a second signal is generated; Counting means for incrementing the count value by one each time the clock signal is generated; Block address latch means for generating a block address from the transmitted block data; Parity checking means for checking parity of block data transmitted according to an error correction code; And the count value of the counting means is outputted as the block address of the memory. If the difference between the currently latched block address and the counted value does not match and the current latched block address and the previously latched block address are 1, And block address generating means for loading the currently latched block address into the count value of the counting means if there is no error in the parity check on the data. The data can be stored in the memory without being lost.
Description
본 발명은 직렬로 전송되는 디지탈 데이타로부터 동기신호를 검출하여 이를 메모리에 기록하기 위한 블록어드레스를 발생하기 위한 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for generating a block address for detecting a synchronization signal from digital data transmitted serially and writing the same in a memory.
별도의 동기신호가 없이 블록 단위로 입력되는 직렬 데이터의 경우에 기억장치에는 블록 단위로 구분하여 이를 저장하여야 한다. 직렬 데이터에서 각 블록을 구분하기 위하여 블록의 서두에 동기신호를 삽입시킨다. 이 동기신호는 실제의 데이터에서 발생되지 않는 형식의 데이터가 되어야만 동기신호 검출장치에서 그 동기신호를 정확하게 검출할 수 있다. 그러나 아날로그 비디오신호와 디지탈 비디오신호를 매체에 동시에 기록할 때 동기신호로 사용되는 데이터의 형식이 실제의 데이터의 형식과 동일할 확률이 높아지므로, 그에 따라 동기신호의 검출에 실패하여 오류가 발생될 확률(검출오류확률)도 비례하여 높아진다. 이 때 동기신호로 사용되는 데이터의 길이를 늘인다면 검출오류확률을 낮출 수 있지만, 기록 가능한 주파수 대역이 줄어들고 데이터의 전송속도도 낮아진다.In the case of serial data input in block units without a separate synchronizing signal, the memory device should be divided into blocks and stored. In order to distinguish each block from the serial data, a synchronization signal is inserted at the beginning of the block. The synchronizing signal can be accurately detected by the synchronizing signal detecting device only when the synchronizing signal is data of a format that is not generated in actual data. However, when the analog video signal and the digital video signal are recorded on the medium at the same time, the probability that the format of the data used as the synchronization signal is the same as that of the actual data becomes high, The probability (detection error probability) also increases proportionally. At this time, if the length of the data used as the synchronization signal is increased, the detection error probability can be lowered, but the recordable frequency band is reduced and the data transmission speed is also lowered.
도 1은 직렬로 전송되는 디지탈신호의 한 블럭데이터의 구성을 설명하기 위한 도면이다. 한 블럭데이타 주기의 신호는 동기신호(SYNC), ID코드(ID), 블록어드레스코드(BA), 에러정정코드(EDC), 및 직렬 디지탈 데이터(D0 .... Dn)로 구성된다. 즉 동기신호 이외에 ID코드(ID), 블록어드레스코드(BA)를 추가하여 이들의 패리티를 검사함으로써 동기신호의 검출오류확률을 낮춘다.1 is a diagram for explaining a configuration of one block data of a digital signal transmitted in series. A signal of one block data period is composed of a synchronization signal SYNC, an ID code ID, a block address code BA, an error correction code EDC, and serial digital data D0 .... Dn. In other words, an ID code (ID) and a block address code (BA) are added in addition to the synchronous signal, and the parity is checked to lower the detection error probability of the synchronous signal.
이러한 형식으로 전송되는 데이터로부터 동기신호를 검출하는 장치는 미국 특허번호 5,228,041 (SYNC SIGNAL DETECTION SYSTEM IN A MEMORY SYSTEM FOR RECORDING AND REPRODUCING BLOCK UNIT DATA)에 개시되어 있다. 그에 의하면, ID코드(ID), 블록어드레스코드(BA)를 이용하여 동기신호를 검출하면 각 동기신호가 검출될 때마다 클럭을 발생시켜 블록어드레스를 카운트-업(또는 카운트-다운)하고, 전송되는 블록어드레스를 검출하여 카운트-업(또는 카운트-다운)된 블록어드레스와 일치하는지를 비교한다. 그리고 전송된 ID코드(ID) 및 블록어드레스코드(BA)의 패리티를 검사하여 그 패리티가 맞으면 정확한 동기신호를 검출한 것으로 판단하고, 블록어드레스를 카운트-업하는 클럭이 블록어드레스 카운터회로로 입력된다.An apparatus for detecting a sync signal from data transmitted in this format is disclosed in U. S. Patent No. 5,228, 041 (SYNC SIGNAL DETECTION SYSTEM IN A MEMORY SYSTEM FOR RECORDING AND REPRODUCING BLOCK UNIT DATA). According to this, when a synchronous signal is detected using an ID code (ID) and a block address code (BA), a clock is generated every time each synchronous signal is detected to count up (or count down) a block address, (Or count-down) the block address and compares the detected block address with a count-up (or count-down) block address. Then, the parity of the transmitted ID code (ID) and the block address code BA is checked. When the parity is correct, it is determined that the correct synchronous signal is detected, and a clock for counting up the block address is inputted to the block address counter circuit .
전송된 ID코드(ID) 및 블록어드레스코드(BA)의 패리티 검사가 성공하였으나, 전송된 블록어드레스와 동기신호 발생 시마다 카운트-업(또는 카운트-다운)한 블록어드레스를 비교하여 서로 같지 않을 경우(예를 들어, 정상적으로 검출되어야 할 동기신호가 잡음 등에 의하여 검출되지 않은 경우에 내부 블록어드레스는 카운트되지 않으므로 카운트-업(또는 카운트-다운)한 블록어드레스는 전송된 블록어드레스보다 더 작다.)에는 전송된 블록어드레스를 블록어드레스 카운터회로로 인가하여 그 어드레스를 기억장치의 어드레스로 조정하기 위하여 출력시킨다.If the parity check of the transmitted ID code and the block address code BA is successful but the counted up (or counted down) block address is compared with the transmitted block address each time the synchronous signal is generated, For example, when the synchronous signal to be normally detected is not detected by noise or the like, the internal block address is not counted, so the count-up (or count-down) block address is smaller than the transmitted block address. To the block address counter circuit and outputs the address to adjust the address of the memory device.
동기신호를 포함하여 블록 단위로 전송되는 직렬 데이터에 대하여 오류가 발생될 수 있는 경우는 다음과 같다.An error may occur in the serial data transmitted in block units including the synchronous signal in the following case.
(1) 전송되는 데이터 중에서 동기신호의 데이터 형식과 같은 형식의 신호가 있는 경우로서, 이는 동기신호 검출오류를 야기한다.(1) When there is a signal of the same format as the data format of the synchronization signal among the data to be transmitted, this causes synchronization signal detection error.
(2) 전송되는 데이터에 잡음이 포함되어 동기신호가 상실되어 전송되거나 동기신호의 형식이 바꿔져 전송된 경우로서, 이는 동기신호 검출불능을 야기한다.(2) a case where noises are included in the transmitted data and the synchronous signal is lost or transmitted, or the synchronous signal is changed and transmitted, which causes the synchronous signal detection failure.
위의 (1)의 경우에는 종래의 기술로서도 해결될 수 있다. 그러나 (2)의 경우는 종래에는 처리할 수 없었다. 즉, 종래의 기술에 의하면, 정상적으로 전송된 데이터블록으로부터 검출되어야 할 동기신호가 각종 잡음원에 의하여 검출되지 못한 경우에는 그 블록어드레스에 해당하는 데이터를 잃어버리는 문제점이 있었다.The above (1) can be solved as a conventional technique. However, in the case of (2), it could not be processed conventionally. That is, according to the related art, when a synchronous signal to be detected from a normally transmitted data block can not be detected by various noise sources, data corresponding to the block address is lost.
본 발명이 이루고자 하는 기술적 과제는 블록 단위로 정상적으로 전송되는 직렬 디지탈 데이터로부터 동기신호부에 발생된 잡음에 의하여 그로부터 동기신호를 검출하지 못한 경우에도 그에 해당하는 데이터를 잃지 않도록 동기신호를 발생하여 그에 따라 블록어드레스를 발생하기 위한 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method and apparatus for generating a synchronous signal so as not to lose data corresponding thereto even when a synchronous signal is not detected by noise generated in a synchronous signal unit from serial digital data normally transmitted on a block- And to provide an apparatus for generating a block address.
도 1은 직렬로 전송되는 디지탈신호의 한 블럭데이터의 구성을 설명하기 위한 도면이다.1 is a diagram for explaining a configuration of one block data of a digital signal transmitted in series.
도 2는 본 발명에 의한 블록어드레스 발생장치의 구성블럭도이다.2 is a block diagram of a block address generator according to the present invention.
상기 과제를 이루기 위하여 본 발명에 의한 장치는, 동기신호, ID코드, 블록어드레스코드, 에러정정코드 및 직렬 디지탈 데이타로 구성된 블록데이타가 연속적으로 직렬로 전송되는 경우, 그 블록데이타로부터 동기신호를 검출하여, 그 직렬 디지탈 데이타를 메모리에 기록하기 위한 블록어드레스를 발생하기 위한 장치에 있어서, 전송된 블록데이타로부터 동기신호를 검출하였을 때 제1신호를 발생하기 위한 제1신호 발생수단; 직렬로 전송된 데이터의 심볼 수를 카운트하여 한 블록데이타의 심볼 수에 해당하는 데이터가 입력되었을 때 제2신호를 발생하기 위한 제2신호 발생수단; 상기 제1신호 또는 상기 제2신호가 발생될 때마다 클럭신호를 발생하기 위한 클럭신호 발생수단; 블록데이타가 처음 입력될 때 리셋되고, 상기 클럭신호가 발생할 때마다 카운트 값을 하나씩 증가시키는 카운트수단; 전송된 블록데이타로부터 블록어드레스코드를 검출하여 블록어드레스를 발생하기 위한 블록어드레스 래치수단; 상기 에러정정코드에 따라 전송된 블록데이타의 동기신호, ID코드 및 블록어드레스코드의 패리티를 검사하기 위한 패리티 검사수단; 및 상기 카운트수단의 카운트값을 메모리의 블록어드레스로 출력하며, 만일 현재 래치된 블록어드레스와 상기 카운트값이 일치하지 않고 그 다음에 래치된 블록어드레스와 현재 래치된 블록어드레스의 차이가 1인 동시에 블록데이타에 대한 패리피 검사에 오류가 없으면, 상기 다음에 래치된 블록어드레스를 상기 카운트수단의 카운트 값으로 로드하기 위한 블록어드레스 발생수단을 포함함을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus for detecting a sync signal from block data when block data composed of a sync signal, an ID code, a block address code, an error correction code, and serial digital data are serially transmitted in series. A first signal generating means for generating a first signal when a synchronizing signal is detected from the transmitted block data; and a second signal generating means for generating a first signal when the synchronizing signal is detected from the transmitted block data; Second signal generating means for generating a second signal when data corresponding to the number of symbols of one block of data is inputted by counting the number of symbols of data transmitted serially; Clock signal generating means for generating a clock signal each time said first signal or said second signal is generated; Counting means for resetting when the block data is first input, incrementing the count value by one each time the clock signal is generated; Block address latch means for detecting a block address code from the transmitted block data and generating a block address; Parity checking means for checking parity of a sync signal, an ID code and a block address code of block data transmitted according to the error correction code; And the count value of the counting means is output as the block address of the memory. If the difference between the currently latched block address and the count value does not match and the next latched block address and the currently latched block address are 1, And block address generating means for, when there is no error in the parity check on the data, loading the next latched block address into the count value of the counting means.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 의한 블록어드레스 발생장치의 구성블럭도이다. 하나의 입력단자로는 헤드의 스위칭에 의하여 주기적으로 발생되는 펄스신호인 헤드스위칭신호가 입력되고, 다른 입력단자로는 도 1에 도시된 패턴의 데이터 형식으로 전송되는 직렬 입력데이터이다.2 is a block diagram of a block address generator according to the present invention. One input terminal is serial input data to which a head switching signal, which is a pulse signal periodically generated by the switching of the head, is input and the other input terminal is transmitted in the data format of the pattern shown in FIG.
동기신호 검출부(21)는 전송되는 입력데이타로부터 동기신호를 검출하여 출력한다. 동기신호 생성부(22)는 전송되는 직렬데이타의 심볼 수를 카운트하여 한 블록데이타에 해당하는 심볼의 수를 카운트하였을 때 소정의 신호를 발생한다. 그리고, 그 발생된 신호 및 동기신호 검출부(31)의 동기신호에 의하여 리셋된다. OR게이트회로(25)는 동기신호 검출부(21)에서 검출된 동기신호 및 동기신호 생성부(22)에서 발생된 신호를 논리 OR하여 클럭신호를 발생한다.The synchronizing signal detecting unit 21 detects a synchronizing signal from the input data to be transmitted and outputs the synchronizing signal. The synchronization signal generator 22 counts the number of symbols of the serial data to be transmitted and generates a predetermined signal when the number of symbols corresponding to one block of data is counted. The generated signal and the synchronizing signal of the synchronizing signal detecting section 31 are reset. The OR gate circuit 25 logically ORs the synchronous signal detected by the synchronous signal detector 21 and the synchronous signal generated by the synchronous signal generator 22 to generate a clock signal.
블록어드레스 카운터(26)는 헤드-스위칭신호에 의하여 리셋되고, OR게이트회로(26)에서 발생된 클럭신호에 따라 카운트-업하여 그 카운트값을 블록어드레스(NB)로 출력하며, AND게이트회로(29)로부터 로드신호(LOAD)가 입력되면 블록어드레스 A2를 로딩한다.The block address counter 26 is reset by the head-switching signal, counts up in accordance with the clock signal generated by the OR gate circuit 26, outputs the count value to the block address NB, 29, the block address A2 is loaded.
블록어드레스 래치부(23)는 전송된 블록데이타로부터 블록어드레스코드를 검출하여 블록어드레스를 발생하며, 현재 전송되는 블록데이타의 블록어드레스(A2) 및 이 보다 한 블록 이전에 전송된 블록데이타의 블록어드레스(A1)를 래치한다.The block address latch unit 23 detects a block address code from the transmitted block data to generate a block address, and outputs the block address A2 of the currently transmitted block data and the block address of the block data transmitted one block before (A1).
블록어드레스 비교부(27)는 블록어드레스 래치부(23)에서 출력된 블록어드레스(A2)와 블록어드레스 카운터(26)의 출력값(NB)를 비교하여 서로 값이 같지 않은 경우에 소정의 인에이블신호를 발생하여 블록어드레스 계산부(28)로 출력한다.The block address comparing unit 27 compares the block address A2 output from the block address latch unit 23 and the output value NB of the block address counter 26 and outputs a predetermined enable signal And outputs the generated block address to the block address calculation unit 28.
블록어드레스 계산부(28)는 블록어드레스 비교부(27)에서 발생된 인에이블신호에 따라 인에이블되어, 블록어드레스 래치수단(23)에서 출력된 블록어드레스인 A1과 A2의 값의 차이를 구하여, 그 차이가 1인 경우에 한하여 로직하이신호를 발생한다. 패리티 검사부(24)는 전송된 직렬데이타의 패리티를 검사하여, 패리티 검사에 오류가 없으면 로직하이를 발생한다. AND게이트회로(29)는 블록어드레스 계산부(28)의 출력신호 및 패리티 검사부(24)의 출력신호를 입력으로하여, 그들 신호가 모두 로직하이일 때 소정의 로딩신호를 발생하여 블록어드레스 카운터로 출력한다.The block address calculator 28 calculates the difference between the values of the block addresses A1 and A2 that are enabled in accordance with the enable signal generated by the block address comparator 27 and output from the block address latch 23, And generates a logic high signal only when the difference is 1. The parity check unit 24 checks the parity of the transmitted serial data and generates a logic high if there is no error in the parity check. The AND gate circuit 29 receives the output signal of the block address calculator 28 and the output signal of the parity checker 24 and generates a predetermined loading signal when all of the signals are at logic high, Output.
직렬로 전송되는 데이터에 잡음이 포함되어 동기신호가 상실되어 전송되거나 동기신호의 형식이 바꿔져 전송된 경우는 다음과 같이 나눌 수 있다.In the case where the data transmitted in series includes noises and the sync signal is lost or transmitted or the format of the sync signal is changed and transmitted, the following can be categorized.
① 데이터가 한 블록 이상 건너 뛴 다음에 정상적으로 전송되는 경우.① Data is transmitted normally after skipping more than one block.
② 전송되는 데이터에 잡음이 삽입되어 비정상적인 동기신호 및/또는 비정상적인 블록어드레스가 입력되는 경우.② When noise is inserted in the transmitted data and abnormal sync signal and / or abnormal block address is input.
이하에서는 위의 4가지 경우에 대하여 본 발명에 의한 장치의 동작을 나누어 설명한다.Hereinafter, the operation of the apparatus according to the present invention will be described separately for the above four cases.
첫째로, 데이터가 한 블록 이상 건너 뛴 다음에 정상적으로 전송되는 경우이다.First, data is normally transmitted after skipping more than one block.
블록어드레스 래치부(23)에 의하여 래치된 현재의 블록어드레스(A2)와 블록어드레스 카운터(26)의 출력신호인 NB를 비교하여, 그 값들이 서로 같지 않은 경우에는 블록어드레스 계산부(28)를 인에이블시키고, 블록어드레스 계산부(28)는 A1과 A2의 차이를 구하여 그 값이 1보다 크면(즉, 데이터가 한 블록 이상 건너 뛰었음을 의미함.) 로직하이를 AND게이트(29)로 출력한다. 여기서, A2와 A1의 차이가 1이 되었다면 새로 전송된 블록데이타의 어드레스가 정상적으로 검출된 것을 의미하므로 정상적인 동작을 계속 수행한다. 그리고 그 때의 패리티 검사 결과가 정상이면 패리티 검사부(24)도 로직하이를 AND게이트(29)로 출력한다. 상기의 조건들을 모두 만족한다면 한 블록 이상 건너 뛴(A2-A1≠1) 정상적인 동기신호부(패리티 첵크 O.K.)이므로, 블록어드레스 카운터(26)는 AND게이트(29)의 출력신호를 로드(LOAD)신호로하여 현재 전송된 블록어드레스 A2를 로드하고 그 값에서부터 다시 카운트를 시작한다. 그렇게 함으로써 차후에 전송되는 블록어드레스와 블록어드레스 카운터(26)의 카운터값이 계속 일치할 수 있다.The current block address A2 latched by the block address latch unit 23 is compared with the output signal NB of the block address counter 26. If the values are not equal to each other, the block address calculator 28 And the block address calculator 28 obtains the difference between A1 and A2. If the value is greater than 1 (that is, the data has skipped over one block), the logic high is transferred to the AND gate 29 Output. Here, if the difference between A2 and A1 is 1, it means that the address of the newly transmitted block data is normally detected, so that the normal operation is continued. If the parity check result at that time is normal, the parity check unit 24 also outputs a logic high to the AND gate 29. The block address counter 26 loads the output signal of the AND gate 29 so that it is a normal synchronous signal portion (parity check OK) skipped over by more than one block (A2-A1 ≠ 1) Signal to load the currently transmitted block address A2 and start counting again from that value. By doing so, the block address transmitted later and the counter value of the block address counter 26 can coincide with each other.
둘째로, 전송되는 데이터에 잡음이 삽입되어 정상적인 동기신호부의 위치에 비정상적인 동기신호 및/또는 비정상적인 블록어드레스가 입력되는 경우이다.Second, there is a case where noise is inserted into data to be transmitted and an abnormal synchronous signal and / or an abnormal block address are inputted to a position of a normal synchronous signal part.
동기신호가 정상적으로 검출되면 그 동기신호에 따라 블록어드레스 카운터를 카운트-업하고, 동기신호가 정상적으로 검출되지 않으면 전송된 데이터의 심볼 수를 카운트한 값이 시스템에 따라 정해지는 소정의 숫자에 이르면 동기신호 생성부에 의하여 발생된 동기신호에 따라 블록어드레스 카운터를 카운트-업한다. 따라서 동기신호나 블럭어드레스가 훼손되어 입력되더라도 정상적인 동기신호를 발생시켜 그 블록데이타에 대한 어드레스를 출력할 수 있다.When the synchronous signal is normally detected, the block address counter is counted up according to the synchronous signal. When the synchronous signal is not normally detected, the count value of the transmitted data symbol reaches a predetermined number determined by the system. And counts up the block address counter in accordance with the synchronization signal generated by the generation unit. Therefore, even if a synchronous signal or a block address is damaged and input, a normal synchronous signal can be generated and an address for the block data can be output.
만일 전송되는 블록어드레스가 정상적이라면 블록어드레스 비교부(27)에 의하여 블록어드레스 계산부(28)가 인에이블되고, A2와 A1의 차이가 1이라면 정상적인 블록어드레스로 판단하여 블록어드레스 카운터(26)는 검출되어진 후 시간적으로 지연된 동기신호에 의하여 카운트-업되고 계속 정상적인 동작을 수행한다.If the transmitted block address is normal, the block address calculator 28 is enabled by the block address comparator 27. If the difference between A2 and A1 is 1, the block address counter 26 determines that it is a normal block address, And is counted up by the synchronous signal delayed in time and continues to perform normal operation.
한편, 훼손된 블록어드레스가 연속적으로 훼손되어 A2와 A1의 차이가 우연히도 1이 되는 경우는 확률상 거의 기대할 수 없으며, 그러한 경우가 발생한다 하더라도 블록어드레스 비교부(27)에 의하여 계속 카운트값(NB)와 전송되는 블록어드레스를 비교하므로 한 블럭 이후에는 정상적으로 동작할 수 있다.On the other hand, if the damaged block address is continuously damaged and the difference between A2 and A1 is inevitably 1, there is almost no probability of expectation. Even if such a case occurs, the block address comparator 27 counts the continuation count value NB, And the block address to be transmitted are compared with each other, it is possible to operate normally after one block.
이상에서 설명된 바와 같이 본 발명에 의하면, 직렬로 전송된 블록데이타로부터 정상적으로 동기신호를 검출하고, 그 동기신호를 검출하지 못한 경우에도 전송되는 데이터의 심볼수를 카운트하여 그에 대응하는 신호를 발생시켜 정상적인 블록어드레스를 발생시킴으로써, 입력데이타에 잡음이 포함되어 동기신호가 훼손되더라도 그 데이터를 소실하지 않고 메모리로 저장시킬 수 있다.As described above, according to the present invention, a synchronous signal is normally detected from block data transmitted in series, and even when the synchronous signal is not detected, the number of symbols of data to be transmitted is counted and a corresponding signal is generated By generating a normal block address, even if a noise is included in the input data and the synchronization signal is damaged, the data can be stored in the memory without being lost.
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| KR1019960044922A KR100190093B1 (en) | 1996-10-09 | 1996-10-09 | Apparatus for generating block address for block data serially transmitted |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190093B1 (en) |
-
1996
- 1996-10-09 KR KR1019960044922A patent/KR100190093B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980026484A (en) | 1998-07-15 |
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