KR100186344B1 - Hysteresis input buffer - Google Patents

Hysteresis input buffer Download PDF

Info

Publication number
KR100186344B1
KR100186344B1 KR1019960046668A KR19960046668A KR100186344B1 KR 100186344 B1 KR100186344 B1 KR 100186344B1 KR 1019960046668 A KR1019960046668 A KR 1019960046668A KR 19960046668 A KR19960046668 A KR 19960046668A KR 100186344 B1 KR100186344 B1 KR 100186344B1
Authority
KR
South Korea
Prior art keywords
reference voltage
voltage vref
input
input buffer
differential amplifier
Prior art date
Application number
KR1019960046668A
Other languages
Korean (ko)
Other versions
KR19980027763A (en
Inventor
주양성
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019960046668A priority Critical patent/KR100186344B1/en
Priority to DE19732671A priority patent/DE19732671C2/en
Priority to JP9283997A priority patent/JPH10154925A/en
Publication of KR19980027763A publication Critical patent/KR19980027763A/en
Application granted granted Critical
Publication of KR100186344B1 publication Critical patent/KR100186344B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
    • H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 노이즈에 강한 히스테리시스 특성을 갖는 히스테리시스 입력버퍼에 관한 것으로써, 인에이블 신호에 의해 입력신호와 기준전압을 비교하는 차동증폭기와, 상기 차동증폭기의 출력신호 레벨에 따라 상기 기준전압을 제 1 기준전압, 제 2 기준전압 및, 제 3 기준전압으로 멀티플렉싱하는 멀티플렉서를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hysteresis input buffer having a hysteresis characteristic resistant to noise. And a multiplexer multiplexed with a reference voltage, a second reference voltage, and a third reference voltage.

상기 히스테리시스 입력버퍼의 기준전압은 이전 상태의 입력신호에 따라 다수의 기준전압으로 변화함으로써 히스테리시스 특성을 가지게 된다.The reference voltage of the hysteresis input buffer has hysteresis characteristics by changing to a plurality of reference voltages according to the input signal of the previous state.

Description

히스테리시스 입력버퍼Hysteresis Input Buffer

본 발명은 반도체 소자의 입력버퍼에 관한 것으로, 특히, 노이즈에 강한 히스테리시스(hysteresis) 특성을 갖는 차동증폭기형(differential amplifiertype) 입력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer of a semiconductor device, and more particularly to a differential amplifier type input buffer having hysteresis characteristics resistant to noise.

일반적으로, 외부의 신호를 반도체 내부의 신호로 입력하기 위한 수단으로 인버터형(inverter type)의 입력버퍼가 사용된다.In general, an inverter type input buffer is used as a means for inputting an external signal into a signal inside the semiconductor.

그 밖에, 이러한 인버터형 입력버퍼 대신에, 차동증폭기형의 입력버퍼도 사용되고 있다. 차동증폭기형 입력버퍼는 외부신호를 내부의 기준전압과 비교하는 비교기를 포함한다. 인버터형 입력버퍼에 비해 차동증폭기형 입력버퍼는 노이즈 마진(noise margin)이 양호하다는 장점을 갖는다. 또한, 차동증폭기형 입력버퍼는 기준전압의 변화를 이용하여 히스테리시스 특성을 갖도록 하는데 용이하다.In addition, instead of such an inverter type input buffer, an input amplifier of a differential amplifier type is also used. The differential amplifier type input buffer includes a comparator that compares an external signal with an internal reference voltage. Compared to the inverter type input buffer, the differential amplifier type input buffer has an advantage of having a good noise margin. In addition, the differential amplifier type input buffer is easy to have a hysteresis characteristics by using a change in the reference voltage.

종래의 인버터형 입력버퍼는 도 1에 도시한 바와 같이, 입력신호(VIN)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스를 갖는 PMOS 트랜지스터(MP1)와, 인에이블 신호(ENB)를 입력받는 게이트와 상기 PMOS 트랜지스터(MP1)의 드레인과 연결된 드레인을 갖는 NMOS 트랜지스터(MN1)와, 상기 입력신호(VIN)를 입력받는 게이트와 상기 NMOS 트랜지스터(MN1)의 소오스와 연결된 드레인과 그라운드 전압(VSS)을 입력받는 소오스를 갖는 NMOS 트랜지스터(MN2)와, 상기 인에이블 신호(ENB) 및 상기 PMOS 트랜지스터(MP1)의 드레인 신호를 낸드 연산하여 출력신호(VOUT)를 발생시키는 낸드 게이트(NAND1)로 구성된다.As shown in FIG. 1, a conventional inverter type input buffer includes a PMOS transistor MP1 having a gate for receiving an input signal VIN, a source for receiving a power supply voltage VCC, and an enable signal ENB. An NMOS transistor MN1 having an input gate and a drain connected to a drain of the PMOS transistor MP1, a drain and ground voltage connected to a gate receiving the input signal VIN and a source of the NMOS transistor MN1. An NMOS transistor MN2 having a source for receiving VSS and a drain signal of the enable signal ENB and the PMOS transistor MP1 are NAND-operated to a NAND gate NAND1 that generates an output signal VOUT. It is composed.

여기서, 입력신호(VIN)가 항상 내부로 전달될 경우, 인버터형 입력버퍼는 NMOS 트랜지스터(MN1)와 인에이블 신호(ENB)를 필요로 하지 않으며, NAND 게이트(NAND1)는 인버터로 대체될 수 있다.Here, when the input signal VIN is always transmitted internally, the inverter type input buffer does not need the NMOS transistor MN1 and the enable signal ENB, and the NAND gate NAND1 may be replaced by an inverter. .

상기와 같이 구성된 종래의 인버터형 입력버퍼의 동작을 도 1를 참조하여 상세히 설명하면 다음과 같다.Referring to Figure 1 the operation of the conventional inverter-type input buffer configured as described above are as follows.

먼저, 인에이블 신호(ENB)가 로우레벨일 때, 즉 디스에이블될 때, 입력신호(VIN)가 로우레벨이라면, PMOS 트랜지스터(MP1)는 턴온되고 NMOS 트랜지스터(MN2)는 턴오프된다. 따라서, 전원전압(VCC)은 PMOS 트랜지스터(MP1)를 지나 NAND 게이트(NAND1)의 한 입력단자에 인가된다. 이 때, NMOS 트랜지스터(MN1)는 턴오프되어 전원전압(VCC)과 그라운드 전압(VSS) 사이에 커런트 패스를 차단하고, 상기 NAND 게이트(NAN)의 타측 입력단자에는 로우레벨의 인에이블 신호(ENB)가 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOUT)는 하이레벨이 된다.First, when the enable signal ENB is low level, that is, when disabled, when the input signal VIN is low level, the PMOS transistor MP1 is turned on and the NMOS transistor MN2 is turned off. Therefore, the power supply voltage VCC is applied to one input terminal of the NAND gate NAND1 through the PMOS transistor MP1. At this time, the NMOS transistor MN1 is turned off to cut off a current path between the power supply voltage VCC and the ground voltage VSS, and a low level enable signal ENB is applied to the other input terminal of the NAND gate NAN. ) Is applied. Accordingly, the output signal VOUT of the NAND gate NAND1 becomes high level.

또한, 인에이블 신호(ENB)가 디스에이블된 상태에서, 입력신호(VIN)가 하이레벨이라면, PMOS 트랜지스터(MP1)는 턴오프되어 전원전압(VCC)의 커런트 패스를 차단하고, NMOS 트랜지스터(MN2)는 턴온된다. 따라서, NAND게이트(NAND1)의 일측 입력단자(Vss)의 전압이 타측 입력단자로 입력되고, 인에이블 신호(ENB)가 인가된다. 이에 따라, 인버터형 입력버퍼의 출력신호(VOUT)는 하이레벨이 된다.In addition, when the enable signal ENB is disabled, if the input signal VIN is at a high level, the PMOS transistor MP1 is turned off to cut off the current path of the power supply voltage VCC and the NMOS transistor MN2. ) Is turned on. Accordingly, the voltage of one input terminal Vss of the NAND gate NAND1 is input to the other input terminal, and the enable signal ENB is applied. As a result, the output signal VOUT of the inverter-type input buffer becomes high level.

결과적으로, 인에이블 신호(ENB)가 로우레벨일 때는 입력신호(VIN)의 변화에 관계없이 항상 하이레벨의 출력신호(VOUT)를 출력하므로, 제 1도의 회로는 인버터형 입력버퍼로서 동작되지 않는다.As a result, when the enable signal ENB is at the low level, the output signal VOUT of the high level is always output regardless of the change of the input signal VIN, so that the circuit of FIG. 1 does not operate as an inverter type input buffer. .

한편, 인에이블 신호(ENB)가 하이레벨일 때, 즉 인에이블될 때, 입력신호(VIN)가 로우레벨이면, PMOS 트랜지스터(MP1)는 턴온되고, NMOS 트랜지스터(MN1)는 턴오프된다. 이에 따라, 전원전압(VCC)은 PMOS 트랜지스터(MP1)를 통해 NAND 게이트(NAND1)의 일측 입력단자에 인가된다. NMOS 트랜지스터(MN2)는 턴오프되고, 상기 NAND 게이트(NAND1)의 나머지 입력단자에는 하이레벨이 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOUT)는 로우레벨이 된다.On the other hand, when the enable signal ENB is high level, that is, when the input signal VIN is low level, when the enable signal ENB is enabled, the PMOS transistor MP1 is turned on and the NMOS transistor MN1 is turned off. Accordingly, the power supply voltage VCC is applied to one input terminal of the NAND gate NAND1 through the PMOS transistor MP1. The NMOS transistor MN2 is turned off and a high level is applied to the remaining input terminals of the NAND gate NAND1. Accordingly, the output signal VOUT of the NAND gate NAND1 becomes low level.

이어서, 인에이블 신호(ENB)가 인에이블된 상태에서, 입력신호(VIN)가 하이레벨이면, PMOS 트랜지스터(MP1)는 턴오프되어 전원전압(VCC)의 커런트 패스를 차단하고, NMOS 트랜지스터(MN1)는 턴온되어 그라운드(VSS)로의 커런트 패스를 연결시킨다. 따라서, NAND 게이트(NAND1)의 일측 입력단자에는 그라운드 상태의 신호가 인가되며, 타측 입력단자에는 하이레벨의 인에이블 신호(ENB)가 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOLT)는 하이레벨이 된다.Subsequently, when the enable signal ENB is enabled, when the input signal VIN is at a high level, the PMOS transistor MP1 is turned off to cut off the current path of the power supply voltage VCC, and the NMOS transistor MN1. ) Is turned on to connect the current path to ground (VSS). Accordingly, a ground state signal is applied to one input terminal of the NAND gate NAND1, and a high level enable signal ENB is applied to the other input terminal. Accordingly, the output signal VOLT of the NAND gate NAND1 becomes high level.

상술한 바와 같이, NAND 게이트(NAND1)의 일측 입력단자에 인가되는 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 드레인 전압의 레벨에 따라, NAND 게이트(NAND1)로 부터 출력되는 출력신호(VOUT)의 레벨이 결정된다. 그런데, 상기 드레인 전압의 레벨은 전원전압(VCC), 온도, 그라운드 바운싱(ground bouncing)에 따라 변화하므로, NAND 게이트(NAND1)의 오동작이 일어날 수 있다. 또한, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(MN1, MN2)의 크기 비(ratio)에 의하여 상기 드레인 전압의 레벨이 결정되며, 그 결정된 레벨은 NAND 게이트(NAND1)의 입력 한계범위를 벗어날 수 있으므로, 출력신호(VOUT)가 올바르지 않은 경우가 발생한다.As described above, the output signal VOUT output from the NAND gate NAND1 according to the level of the drain voltages of the PMOS transistor MP1 and the NMOS transistor MN1 applied to one input terminal of the NAND gate NAND1. The level of is determined. However, since the level of the drain voltage varies depending on the power supply voltage VCC, temperature, and ground bouncing, a malfunction of the NAND gate NAND1 may occur. In addition, the level of the drain voltage is determined by the ratio of the size of the PMOS transistor P1 and the NMOS transistors MN1 and MN2, and the determined level may be outside the input limit range of the NAND gate NAND1. Occurs when the output signal VOUT is not correct.

다시 말하면, 도 1에 도시한 인버터형 입력버퍼의 문제점은 노이즈 마진이 적다는 것이다. 또한 온도 및 그라운드 바운싱 조건에 따라 응답특성의 변화가 심하며, 특히 전원전압(VCC)의 변화가 상당히 크게 반영되므로 설게시 어려움이 따른다는 것이다. 이에 따라, 안정된 저전압 및 고속소자의 개발이 활발해지면서 이와 같은 종래 회로는 사용되지 않고 있다.In other words, the problem of the inverter type input buffer shown in Fig. 1 is that the noise margin is small. In addition, the change in response characteristics is severe depending on temperature and ground bounce conditions, and in particular, the change in power supply voltage (VCC) is considerably large, which causes difficulty in installation. Accordingly, the development of stable low voltage and high speed devices has been actively promoted and such conventional circuits have not been used.

이러한 인버터형 입력버퍼의 단점을 개선하기 위한 종래의 자동증폭기형 입력버퍼는 미합중국 특허 제 5,319,265 호에 개시되어있으며, 이러한 형태의 입력버퍼는 도 2에 도시한 바와 같이, 가변저항(RA)을 거쳐 인가된 입력신호(VIN)와 가변저항(RB)을 거쳐 기준전압(VREF)에 따라 출력신호(VOUT)를 발생시키는 차동증폭기(10)와, 상기 가변저항(RA, RB) 및 차동증폭기(10)와 연결되고, 상기 출력신호(VOUT)에 따라 제어되는 스위치(SWO)와, 그 스위치(SWO)와 일측이 연결되고 타측이 접지된 커런트 소오스(IB)로 구성된다.A conventional automatic amplifier type input buffer for improving the disadvantage of the inverter type input buffer is disclosed in US Patent No. 5,319,265, this type of input buffer, as shown in Figure 2, through a variable resistor (RA) A differential amplifier 10 generating an output signal VOUT according to a reference voltage VREF through an applied input signal VIN and a variable resistor RB, and the variable resistors RA and RB and the differential amplifier 10. ) And a switch SWO controlled according to the output signal VOUT, and a current source I B connected to one side of the switch SWO and grounded on the other side thereof.

여기서, 스위치(SWO)는 차동증폭기(10)의 출력레벨에 의해 스위치되고, 이에 따라 커런트 소오스(IB)의 전류값을 제어한다. 히스테리시스 전압은 기준전압(VREF)에 인가된 전압을 선택적으로 강하함으로써 결정된다.Here, the switch SWO is switched by the output level of the differential amplifier 10, thereby controlling the current value of the current source I B. The hysteresis voltage is determined by selectively dropping the voltage applied to the reference voltage VREF.

도 2도에 도시한 바와 같이, 히스테리시스 특성을 갖는 종래 비교기는 기준전압(VREF) 단자의 전압레벨을 다양하게 변화시킴으로써, 비교기의 동작이 히스테리시스 특성을 나타내도록 하였다. 즉, 입력신호(VIN)가 기준전압(VREF) 보다 낮으면 출력신호(VOUT)는 하이레벨로 세트되면서 스위치(SWO)를 턴온시켜 기준전압(VREF) 레벨보다 낮은 레벨이 차동증폭기(10)의 포지티브단자에 인가된다.As shown in FIG. 2, the conventional comparator having hysteresis characteristics varies the voltage level of the reference voltage VREF terminal to allow the operation of the comparator to exhibit hysteresis characteristics. That is, when the input signal VIN is lower than the reference voltage VREF, the output signal VOUT is set to a high level, and the switch SWO is turned on so that the level lower than the reference voltage VREF level is lower than that of the differential amplifier 10. It is applied to the positive terminal.

결과적으로, 기준전압(VREF)은 저항(RB)을 지나면서 전압강하가 일어나게 되고, 이에 따라, 기준전압(VREF)의 레벨(VREF')은 기준전압(VREF) 보다 낮아진다. 낮아진 기준전압(VREF')은 다음의 식으로 나타낼 수 있다.As a result, the voltage drop occurs while the reference voltage VREF passes the resistor RB, so that the level VREF 'of the reference voltage VREF is lower than the reference voltage VREF. The lowered reference voltage VREF 'may be expressed by the following equation.

VREF' = FREF -IB*RBVREF '= FREF -I B * RB

여기서, IBRB는 저항(RB)을 지나면서 발생한 전압강하의 양이다. 즉, 입력신호(VIN)가 하이레벨에서 로우레벨로 천이하는 경우에는 기준전압(VREF)과 비교되며, 로우레벨에서 하이레벨로 천이하는 경우에는 기준전압(VREF')과 비교된 출력신호(VOUT)가 출력되므로 히스테리시스 특성을 가지게 된다.Here, I B RB is the amount of voltage drop generated while passing through the resistor RB. That is, when the input signal VIN transitions from the high level to the low level, it is compared with the reference voltage VREF. When the input signal VIN transitions from the low level to the high level, the output signal VOUT compared with the reference voltage VREF 'is compared. ) Is output, which has hysteresis characteristics.

도 3는 도 2의 차동증폭기형 입력버퍼에서 차동증폭기(10)를 도시한 도면으로, 상기 차동증폭기(10)는 인에이블 신호(ENB)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스와 공통노드(ND1)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP1)와, 전원전압(VCC)을 입력받는 소오스와 공통노드(ND2)와 연결된 게이트와 상기 공통노드(ND1)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP2)와, 그 PMOS 트랜지스터(MP2)의 게이트 및 상기 공통노드(ND2)와 연결된 게이트와 전원전압(VCC)을 입력받는 소오스와 상기 공통노드(ND2)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP3)와, 상기 인에이블 신호(ENB)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스와, 상기 공통노드(ND2)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP4)와, 입력신호(VIN)를 입력받는 게이트와 상기 공통노드(ND1)와 연결된 드레인을 갖는 NMOS 트랜지스터(MN1)와, 기준전압(VREF)을 입력받는 게이트와 상기 공통노드(ND2) 와 연결된 드레인을 갖는 MNOS 트랜지스터(MN2)와, 그 NMOS 트랜지스터(MN2) 및 상기 NMOS 트랜지스터(MN1)의 드레인과 공통 연결된 드레인과 상기 인에이블 신호(ENB)를 입력받는 게이트와 접지된 소오스를 갖는 NMOS 트랜지스터(MN3)와, 상기 공통노드(ND1)의 신호를 반전시켜 출력신호(VOUT)를 발생시키는 인버터(INV)로 구성된다.3 is a diagram illustrating a differential amplifier 10 in the differential amplifier type input buffer of FIG. 2, wherein the differential amplifier 10 receives a gate for receiving an enable signal ENB and a source voltage VCC. And a PMOS transistor MP1 having a drain connected to the common node ND1, a source receiving a power supply voltage VCC, a gate connected to the common node ND2, and a drain connected to the common node ND1. A PMOS transistor (MP3) having a source (MP2), a gate of the PMOS transistor (MP2), a gate connected to the common node (ND2), a source receiving a power supply voltage (VCC), and a drain connected to the common node (ND2) And a PMOS transistor MP4 having a gate for receiving the enable signal ENB, a source for receiving a power supply voltage VCC, a drain connected to the common node ND2, and an input signal VIN. The receiving gate and the common node ND1. An NMOS transistor MN1 having a connected drain, a MNOS transistor MN2 having a drain connected to the common node ND2 and a gate receiving a reference voltage VREF, and an NMOS transistor MN2 and the NMOS transistor NMOS transistor MN3 having a drain connected in common with the drain of MN1, a gate receiving the enable signal ENB, a grounded source, and a signal of the common node ND1 are inverted to output an output signal VOUT. It consists of the inverter INV which generate | occur | produces.

상기와 같이 구성된 종래의 차동증폭기형 입력버퍼의 동작을 도 3를 참조하여 상세히 설명하면 다음과 같다.The operation of the conventional differential amplifier type buffer configured as described above will be described in detail with reference to FIG. 3 as follows.

먼저, 인에이블 신호(ENB)가 로우레벨인 초기상태일 때, 즉 디스에이블될 때, PMOS 트랜지스터(MP1, MP4)는 턴온되고, NMOS 트랜지스터(MN3)는 턴오프된다.First, when the enable signal ENB is in an initial state of low level, that is, when disabled, the PMOS transistors MP1 and MP4 are turned on and the NMOS transistor MN3 is turned off.

이에 따라, 전원전압(VCC)이 PMOS 트랜지스터(MP1, MP4)를 통해 공통노드(ND1, ND2)에 인가되더라도, 상기 NMOS 트랜지스터(MN3)는 턴오프되어 커런트 패스를 차단하고, 인버터(INV1)의 입력단자는 입력신호(VIN)와 기준전압(VREF)을 비교한 값이 아닌 PMOS 트랜지스터(MP1)에 의해 하이레벨로 프리차지(precharge)된 레벨을 받아 들인다. 결과적으로, 출력신호(VOUT)는 항상 로우레벨이 된다. 그러므로, 차동증폭기(10)는 입력신호(VIN)와 기준전압(VREF)을 비교할 수 없게 된다.Accordingly, even when the power supply voltage VCC is applied to the common nodes ND1 and ND2 through the PMOS transistors MP1 and MP4, the NMOS transistor MN3 is turned off to block the current path, and the inverter INV1 of the inverter INV1 is turned off. The input terminal accepts the level precharged to the high level by the PMOS transistor MP1, not the value of comparing the input signal VIN with the reference voltage VREF. As a result, the output signal VOUT always goes low. Therefore, the differential amplifier 10 cannot compare the input signal VIN with the reference voltage VREF.

한편, 인에이블 신호(ENB)가 하이레벨일 때, 즉 인에이블될 때, NMOS 트랜지스터(MN3)는 턴온되고, PMOS 트랜지스터(MP1, MP4)는 턴오프되어, 전원전압(VCC)의 커런트 패스를 차단한다. 또한, NMOS 트랜지스터(MN3)를 통해 전류가 빠져나가므로, 입력신호(VIN)와 기준전압(VREF)을 비교할 수 있다.On the other hand, when the enable signal ENB is at a high level, that is, when enabled, the NMOS transistor MN3 is turned on, and the PMOS transistors MP1 and MP4 are turned off to carry out a current path of the power supply voltage VCC. Block it. In addition, since the current flows out through the NMOS transistor MN3, the input signal VIN and the reference voltage VREF may be compared.

상술한 바와 같이, 차동증폭기(10)는 입력신호(VIN)와 기준전압(VREF)을 비교한 값을 인버터(INV)를 통하여 이진값인 내부 논리레벨의 값으로 변환시킨다. 이 때, 입력신호(VIN)가 기준전압(VREF)보다 크면, 출력신호(VOUT)는 하이레벨이 되며, 입력신호(VIN)가 기준전압(VREF)보다 낮은 경우에는, 출력신호(VOUT)는 로우레벨로 리세트된다.As described above, the differential amplifier 10 converts the value obtained by comparing the input signal VIN and the reference voltage VREF to the value of the internal logic level which is a binary value through the inverter INV. At this time, if the input signal VIN is greater than the reference voltage VREF, the output signal VOUT is at a high level, and if the input signal VIN is lower than the reference voltage VREF, the output signal VOUT is Reset to low level.

여기서, NMOS 트랜지스터(MN3)는 커런트 싱크(current sink) 역할을 하고, PMOS 트랜지스터(MP2, MP3)는 커런트 미러(current mirror) 형태의 풀업 로드(pull up load) 역할을 한다.Here, the NMOS transistor MN3 serves as a current sink, and the PMOS transistors MP2 and MP3 serve as a pull up load in the form of a current mirror.

한편, NMOS 트랜지스터(MN1, MN2)는 입력신호(VIN)와 기준전압(VREF)을 증폭하고, 그 값을 전류차이로 나타내며, 인버터(INV)로 입력신호(VIN)의 레벨을 전달시킨다. 여기서, 노드(A)에 걸리는 전압을 VA라 하면, NMOS 트랜지스터(NM1)의 게이트-소오스 전압 VGS = VIN-VA 이고, NMOS 트랜지스터(NM2)의 게이트-소오스 전압 VGS = VREF-VA 이다. 결국, 입력신호(VIN)와 기준전압(VREF)의 차(VIN-VREF)는 NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)의 전류차이로 변환된다. 상기 NMOS 트랜지스터(MN1, MN2)의 전류(IDS)는 상기 NMOS 트랜지스터(MN1, MN2)의 게이트-소오스 전압(VGS)에 비례하거나 또는 상기 게이트-소오스 전압의 제곱(VGS2)에 비례한다.On the other hand, the NMOS transistors MN1 and MN2 amplify the input signal VIN and the reference voltage VREF, express the value as a current difference, and transmit the level of the input signal VIN to the inverter INV. Here, assuming that the voltage across the node A is VA, the gate-source voltage VGS = VIN-VA of the NMOS transistor NM1 is the gate-source voltage VGS = VREF-VA of the NMOS transistor NM2. As a result, the difference VIN-VREF between the input signal VIN and the reference voltage VREF is converted into a current difference between the NMOS transistor MN1 and the NMOS transistor MN2. The current IDS of the NMOS transistors MN1 and MN2 is proportional to the gate-source voltage VGS of the NMOS transistors MN1 and MN2 or proportional to the square of the gate-source voltage VGS 2 .

인에이블(ENB) 신호는 차동증폭기(10)가 인액티브(inactive)시에, 대기전류(standby current)를 줄이기 위하여 NMOS 트랜지스터(MN3)를 제어한다. 그리고, PMOS 트랜지스터(MP1, MP4)는 출력신호(VOUT)를 프리차지(precharge)하는 기능을 수행한다.The enable (ENB) signal controls the NMOS transistor MN3 to reduce the standby current when the differential amplifier 10 is inactive. The PMOS transistors MP1 and MP4 perform a function of precharging the output signal VOUT.

상술한 바와 같이 동작하는 종래 차동증폭기형 입력버퍼는 노이즈 면역성(noise immunity) 측면에 있어서, LVTTL 레벨(Low Voltage TTL level) 입력신호를 받아들이는 경우 VIH(Volage Input High)(2.0)와 VIL(Voltage Input Low)(0.8)의 마진이 충분히 크지 않기 때문에, 신호 노이즈 및 그라운드 바운성에 매우 민감하다는 문제점이 있었다.The conventional differential amplifier type input buffer operating as described above has a voltage input high (VIH) (2.0) and a voltage (VIL) when a low voltage TTL level input signal is received in terms of noise immunity. Since the margin of Input Low (0.8) is not large enough, there is a problem that it is very sensitive to signal noise and ground bounce.

예컨대, 메모리 어드레스 버퍼의 경우, 기준전압(VREF)은 VIL(2.0)과 VIH(0.8)의 중간점인 1.4로 인가되어지며, 어드레스 신호가 기준전압(VREF) 부근의 값으로 노이즈의 영향을 받으면, 출력신호이 증폭되어 내부회로의 동작에 에러를 유발한다.For example, in the case of the memory address buffer, the reference voltage VREF is applied to 1.4, which is an intermediate point between VIL 2.0 and VIH 0.8, and when the address signal is affected by noise at a value near the reference voltage VREF. In addition, the output signal is amplified and causes an error in the operation of the internal circuit.

또한, 차동증폭기형 입력버퍼는 메모리등의 반도체 소자에 있어서, 기준전압(VREF)과 같은 내부전력을 발생하기 위하여 외부전력을 이용하기 때문에, 저소비 전력의 소자에 매우 부적합하다는 단점이 있다.In addition, since a differential amplifier type input buffer uses external power to generate internal power such as a reference voltage VREF in a semiconductor device such as a memory, there is a disadvantage that it is very unsuitable for low power consumption devices.

또한, 도 2와 도 3를 비교해 보면, 도 2에서, 스위치(SWO)를 통하여 커런트 소오스(IB)만큼의 전류가 기준전압(VREF)에서 소비되나, 도 2에서 기준전압(VREF)은 NMOS 트랜지스터(MN5)의 게이트에 인가되어 전류를 소비하는 패스가 없다. 특히, 이러한 소비전력은 반도체 소자의 대기(inactive)시에도 영향을 주게 되므로, 도 2에 도시된 회로 역시 저전력 소자에 부적합하다는 단점이 있다.2 and 3, in FIG. 2, a current corresponding to the current source I B is consumed at the reference voltage VREF through the switch SWO, but in FIG. 2, the reference voltage VREF is NMOS. There is no pass applied to the gate of transistor MN5 to consume current. In particular, since the power consumption affects an inactive state of the semiconductor device, the circuit illustrated in FIG. 2 also has a disadvantage in that it is not suitable for a low power device.

따라서, 본 발명의 목적은 노이즈에 강한 히스테리시스 특성을 가짐으로써 반도체 소자의 안정적인 동작을 보장하는 히스테리시스 입력버퍼를 제공하는데 있다.Accordingly, an object of the present invention is to provide a hysteresis input buffer having stable hysteresis characteristics against noise to ensure stable operation of a semiconductor device.

본 발명의 다른 목적은 비교기의 기준전압을 다양하게 인가시킴으로써 전력소모를 감소시킬 수 있는 히스테리시스 입력버퍼를 제공하는데 있다.Another object of the present invention is to provide a hysteresis input buffer capable of reducing power consumption by applying various reference voltages of a comparator.

본 발명의 또 다른 목적은 비교기의 기준전압을 다양하게 인가시킴으로써 반도체 소자의 면적을 감소시킬 수 있는 히스테리시스 입력버퍼를 제공하는데 있다.It is still another object of the present invention to provide a hysteresis input buffer capable of reducing the area of a semiconductor device by applying various reference voltages of a comparator.

따라서, 상기 목적을 달성하기 위한 본 발명의 히스테리시스 입력버퍼는 입력신호와 기준전압을 비교하는 차동증폭기와, 상기 차동증폭기의 출력에 따라 기준전압을 멀티플렉싱하는 멀티플렉서로 구성되어 있다.Therefore, the hysteresis input buffer of the present invention for achieving the above object is composed of a differential amplifier for comparing the input signal and the reference voltage, and a multiplexer for multiplexing the reference voltage according to the output of the differential amplifier.

도 1는 종래의 인버터형 입력버퍼의 회로도.1 is a circuit diagram of a conventional inverter type input buffer.

도 2는 종래의 차동증폭기형 입력버퍼의 회로도.2 is a circuit diagram of a conventional differential amplifier type input buffer.

도 3는 도 2에 도시한 차동증폭기의 상세 회로도.3 is a detailed circuit diagram of the differential amplifier shown in FIG.

도 4는 본 발명에 따른 히스테리시스 입력버퍼의 회로도.4 is a circuit diagram of a hysteresis input buffer according to the present invention.

도 5는 도 4에 도시한 히스테리시스 입력버퍼의 히스테리시스 특성을 도시한 그래프.5 is a graph showing the hysteresis characteristics of the hysteresis input buffer shown in FIG.

도 6는 도 4에 도시한 히스테리시스 입력버퍼의 상세 회로도.6 is a detailed circuit diagram of the hysteresis input buffer shown in FIG.

도 7는 도 6의 회로를 더욱 간략하게 구현한 다른 실시예를 도시한 회로도.FIG. 7 is a circuit diagram illustrating another embodiment in which the circuit of FIG. 6 is more simplified.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 차동증폭기 20 : 멀티플렉서10: differential amplifier 20: multiplexer

30 : 선택부 40 : 스위치부30: selector 40: switch

INV1-INV5 : 인버터 MN1-MN3 : NMOS 트랜지스터INV1-INV5: Inverter MN1-MN3: NMOS Transistor

MP1-MP4 : PMOS 트랜지스터 NAND1-NAND3 : NAND 게이트MP1-MP4: PMOS transistor NAND1-NAND3: NAND gate

도 4는 본 발명에 따른 히스테리시스 입력버퍼를 도시한 도면이다. 조 4에 도시한 바와 같이, 본 발명에 따른 히스테리시스 입력버퍼는 크게 입력신호(VIN)와 기준전압(VREF)을 비교하는 차동증폭기(10)와 상기 차동증폭기(10)의 출력신호(VOUT)에 따라 기준전압(VREF)을 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF'-V')으로 멀티플렉싱하는 멀티플렉서(20)로 구성되어 있다.4 illustrates a hysteresis input buffer according to the present invention. As shown in Article 4, the hysteresis input buffer according to the present invention is applied to the differential amplifier 10 and the output signal VOUT of the differential amplifier 10, which greatly compare the input signal VIN and the reference voltage VREF. Accordingly, the multiplexer 20 multiplexes the reference voltage VREF into a first reference voltage VREF + V ', a second reference voltage VREF, and a third reference voltage VREF'-V'.

도 5는 도 4에 도시한 본 발명에 따른 히스테리시스 입력버퍼의 입력신호(VIN)의 변화에 따른 출력신호(VOUT)의 응답특성을 도시한 그래프로, 히스테리시스 특성을 나타내고 있다. 이는 출력신호(VOUT)에 따라 기준전압이 제 1, 제 2 및 제 3 기준전압(VREF+V', VREF, VREF-V')으로 가변되는 것을 나타낸다.FIG. 5 is a graph illustrating the response characteristics of the output signal VOUT according to the change of the input signal VIN of the hysteresis input buffer according to the present invention shown in FIG. 4, and shows hysteresis characteristics. This indicates that the reference voltage is changed to the first, second and third reference voltages VREF + V ', VREF, and VREF-V' according to the output signal VOUT.

먼저, 초기상태에서 입력신호(VIN)은 무효상태이며, 차동증폭기(10)가 인에이블되지 않는 경우, 제 2 기준전압(VREF)이 차동증폭기(10)의 포지티브 단자에 인가된다. 반도체 소자가 입력신호(VIN)를 받아 들이기 위해 차동증폭기(10)를 인에이블할 때, 입력신호(VIN)와 제 2 기준전압(VREF)이 비교되어 출력신호(VOUT)으로 전달된다.. 이 때, 입력신호(VIN)가 제 2 기준전압(VREF)보다 크면, 출력신호(VOUT)는 로우레벨이 되고, 멀티플렉서(20)는 차동증폭기(10)의 포지티브 단자에 제 3 기준전압(VREF-V')을 인가시킨다.First, in the initial state, the input signal VIN is in an invalid state, and when the differential amplifier 10 is not enabled, the second reference voltage VREF is applied to the positive terminal of the differential amplifier 10. When the semiconductor device enables the differential amplifier 10 to receive the input signal VIN, the input signal VIN and the second reference voltage VREF are compared and transferred to the output signal VOUT. At this time, when the input signal VIN is greater than the second reference voltage VREF, the output signal VOUT is at a low level, and the multiplexer 20 is connected to the third reference voltage VREF− at the positive terminal of the differential amplifier 10. V ') is applied.

따라서, 입력신호(VIN)가 노이즈의 영향을 받더라도 출력신호(VOUT)가 바뀌기 위해서는 제 2 기준전압(VREF)이 아닌 제 3 기준전압(VREF-V') 레벨보다 낮아야 하므로 노이즈 면역성은 그만큼 강해지게 된다.Therefore, even if the input signal VIN is affected by the noise, the noise immunity becomes stronger because the output signal VOUT must be lower than the third reference voltage VREF-V 'level instead of the second reference voltage VREF. do.

한편, 입력신호(VIN)가 로우레벨로 천이할 때, 출력신호(VOUT)가 제 3 기준전압(VREF-V') 보다 낮아지면, 출력신호(VOUT)는 하이레벨이 되고, 상기 멀티플렉서(20)는 차동증폭기(10)의 포지티브 단자에 제 1 기준전압(VREF+V')을 인가한다.On the other hand, when the output signal VOUT becomes lower than the third reference voltage VREF-V 'when the input signal VIN transitions to the low level, the output signal VOUT becomes a high level and the multiplexer 20 ) Applies a first reference voltage VREF + V 'to the positive terminal of the differential amplifier 10.

결과적으로, 차동증폭기의 기준전압 단자(VREF+V', VREF, VREF-V' ; 포지티브단자)가 입력신호(VIN)의 상태에 따라 변화됨으로써 히스테리시스 특성이 나타나게 된다.As a result, the reference voltage terminals VREF + V ', VREF, and VREF-V' (positive terminals) of the differential amplifier are changed according to the state of the input signal VIN, resulting in a hysteresis characteristic.

본 발명에 있어서, 제 2 기준전압(VREF)은 종래와 마찬가지로 필수적인 것이므로, 제 1 기준전압(VREF+V')과 제 3 기준전압(VREF-V')은 부가적인 전류 소모없이 제 2 기준전압(VREF)에서 파생적으로 생성될 수 있다. 또한 제 2 기준전압(VREF)의 변동률(regulation)로 제 1 기준전압(VREF+V') 및 제 3 기준전압(VREF-V')을 안정화시킬 수 있다. 특히, 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및 제 3 기준전압(VREF-V') 등이 트랜지스터의 게이트에 연결되어 소비되는 커런트 패스가 형성되지 않으므로 부가적인 전류 소모는 무시될 수 있다.In the present invention, since the second reference voltage VREF is essential as in the prior art, the first reference voltage VREF + V 'and the third reference voltage VREF-V' may be the second reference voltage without additional current consumption. Can be derived from (VREF). In addition, the first reference voltage VREF + V ′ and the third reference voltage VREF-V ′ may be stabilized by a regulation of the second reference voltage VREF. In particular, since the current path consumed by connecting the first reference voltage VREF + V ', the second reference voltage VREF, and the third reference voltage VREF-V' to the gate of the transistor is not formed, an additional current is generated. Consumption can be ignored.

도 6는 도 4의 히스테리시스 입력버퍼를 실질적으로 구현한 실시예를 도시한 도면이다. 도시한 바와 같이, 출력신호(VOUT)가 입력(VIN)의 위상과 같다는 것을 제외하고는 도 4와 동일하다.FIG. 6 is a diagram illustrating an embodiment in which the hysteresis input buffer of FIG. 4 is substantially implemented. As shown, it is the same as in FIG. 4 except that the output signal VOUT is in phase with the input VIN.

도 6에 도시한 바와 같이, 본 발명에 따른 히스테리시스 입력버퍼는 입력신호(VIN)를 수신하는 차동증폭기(10)와 상기 차동증폭기(10)의 출력신호(VOUT)에 따라 기준전압(VREF)을 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')으로 멀티플렉싱하는 멀티플렉서(20)로 구성되어 있다. 상기 차동증폭기(10)는 도 3와 동일하므로, 동일한 기능을 수행하는 트랜지스터에는 동일한 도면부호를 부여하였다.As shown in FIG. 6, the hysteresis input buffer according to the present invention applies a reference voltage VREF according to the differential amplifier 10 receiving the input signal VIN and the output signal VOUT of the differential amplifier 10. The multiplexer 20 multiplexes the first reference voltage VREF + V ', the second reference voltage VREF, and the third reference voltage VREF-V'. Since the differential amplifier 10 is the same as that of FIG. 3, the same reference numerals are given to transistors performing the same function.

상기 멀티플렉서(20)는 상기 차동증폭기(10)의 NMOS 트랜지스터(MN5)의 게이트에 각각 연결된 제 1 스위치(SW1), 제 2 위치(SW2) 및, 제 3 스위치(SW3)로 구성된 스위치부(40)와 상기 제 1 스위치(SW1), 제 2 스위치(SW2) 및 제 3 스위치(SW3)중에서 한 스위치를 선택하여 이에 따른 기준전압을 차동증폭기(10)에 인가하는 선택부(30)를 포함한다. 여기서, 제 1 스위치(SW1), 제 2 스위치(SW2) 및 제 3 스위치(SW3)는 각각 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')을 차동증폭기(10)에 연결한다.The multiplexer 20 includes a switch unit 40 including a first switch SW1, a second position SW2, and a third switch SW3 connected to gates of the NMOS transistor MN5 of the differential amplifier 10, respectively. ) And a selector 30 for selecting one of the first switch SW1, the second switch SW2, and the third switch SW3 and applying a reference voltage to the differential amplifier 10. . Here, the first switch SW1, the second switch SW2, and the third switch SW3 have the first reference voltage VREF + V ′, the second reference voltage VREF, and the third reference voltage VREF, respectively. -V ') to the differential amplifier (10).

도 6에 도시된 본 발명에 따른 히스테리시스 입력버퍼의 동작을 설명하면 다음과 같다.Referring to the operation of the hysteresis input buffer according to the present invention shown in Figure 6 as follows.

먼저, 히스테리시스 입력버퍼가 동작하기 전 상태일 때, 즉 인에이블 신호(ENB)가 로우레벨일 때, 차동증폭기(10)의 NMOS 트랜지스터(MN3)는 턴오프되고, PMOS 트랜지스터(MP1, MP4)는 턴온되어 차동증폭기는 초기화된다. 상기 로우레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 하이레벨이 되고, 이에 따라 스위치(SW2)는 온(ON)된다.First, when the hysteresis input buffer is in operation, that is, when the enable signal ENB is at a low level, the NMOS transistor MN3 of the differential amplifier 10 is turned off, and the PMOS transistors MP1 and MP4 are turned off. Turned on to initialize the differential amplifier. The output signal of the inverter INV3 of the multiplexer 20 is set to the high level by the low level enable signal ENB. Accordingly, the switch SW2 is turned on.

또한, 로우레벨의 인에이블 신호(ENB)는 NAND 게이트(NAND2, NAND3)와 인버터(INV4, INV5)를 거쳐 스위치(SW3, SW4)에 각각 인가된다. 이에 따라, 스위치(SW3, SW4)는 오프(OFF)된다.The low level enable signal ENB is applied to the switches SW3 and SW4 via the NAND gates NAND2 and NAND3 and the inverters INV4 and INV5, respectively. As a result, the switches SW3 and SW4 are turned OFF.

결국, 스위치(SW2)를 통해 제 2 기준전압(VREF)만이 차동증폭기(10)의 NMOS 트랜지스터(MN2)의 게이트에 인가된다.As a result, only the second reference voltage VREF is applied to the gate of the NMOS transistor MN2 of the differential amplifier 10 through the switch SW2.

본 발명에 따른 히스테리시스 입력버퍼가 동작을 시작할 때, 인에이블 신호(ENB)가 하이레벨로 천이하면, NMOS 트랜지스터(MN3)는 턴온되고, PMOS 트랜지스터(MP1, MP4)는 턴오프되어, 차동증폭기(10)는 초기화된다. 이 때, NMOS 트랜지스터(MN1)의 게이트에 인가된 입력신호(VIN)는 앞서 NMOS 트랜지스터(MN2)에 인가된 제 2 기준전압(FREF) 보다 큰 VIH 상태이기 때문에, 노드(B)는 로우레벨이 되고, 출력신호(VOUT)는 하이레벨이 된다.When the enable signal ENB transitions to a high level when the hysteresis input buffer according to the present invention starts to operate, the NMOS transistors MN3 are turned on and the PMOS transistors MP1 and MP4 are turned off, thereby providing a differential amplifier ( 10) is initialized. At this time, since the input signal VIN applied to the gate of the NMOS transistor MN1 is a VIH state larger than the second reference voltage FREF previously applied to the NMOS transistor MN2, the node B has a low level. The output signal VOUT is at a high level.

상기 하이레벨로 천이하는 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.The output signal of the inverter INV3 of the multiplexer 20 is set low by the enable signal ENB transitioning to the high level, and thus the switch SW2 is turned off.

또한, NAND 게이트(NAND2)의 일측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가되고, 상기 NAND 게이트(NAND2)의 타측 입력단자에는 노드(B)의 로우레벨의 신호가 인가된다. 이에 따라 NAND 게이트(NAND2)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가됨으로써 스위치(SW3)는 오프된다.In addition, an enable signal ENB that transitions to a high level is applied to one input terminal of the NAND gate NAND2, and a low level signal of the node B is applied to the other input terminal of the NAND gate NAND2. . Accordingly, the NAND gate NAND2 outputs a high level signal. The high level signal is applied to the switch SW3 via the inverter INV4 so that the switch SW3 is turned off.

한편, NAND 게이트(NAND3)의 일측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가되고, 상기 NAND 게이트(NAND3)의 타측 입력단자에는 인버터(INV2)를 거쳐 하이레벨의 신호가 인가된다. 이에 따라 NAND 게이트(NAND3)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV5)를 거쳐 스위치(SW4)에 인가됨으로써 스위치(SW4)는 온된다.On the other hand, an enable signal ENB for transitioning to a high level is applied to one input terminal of the NAND gate NAND3, and a high level signal is applied to the other input terminal of the NAND gate NAND3 via an inverter INV2. do. Accordingly, the NAND gate NAND3 outputs a low level signal. The low level signal is applied to the switch SW4 via the inverter INV5, so that the switch SW4 is turned on.

결국, 스위치(SW4)를 통해 제 3 기준전압(VREF-V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.As a result, only the third reference voltage VREF-V 'is applied to the gate of the NMOS transistor MN8 through the switch SW4.

이어서, 입력신호(VIN)가 로우레벨로 트랜지션할 때, 차동증폭기의 기준전압 입력단인 NMOS 트랜지스터(MN2)의 게이트 레벨은 제 3 기준전압(VREF-V') 레벨이 된다. 왜냐하면, 인에이블 신호(ENB)가 하이레벨로 트랜지션할 때 NMOS 트랜지스터(MN2)의 게이트 레벨이 제 3 기준전압(VREF-V')이었기 때문이다.Subsequently, when the input signal VIN transitions to the low level, the gate level of the NMOS transistor MN2, which is the reference voltage input terminal of the differential amplifier, becomes the third reference voltage VREF-V 'level. This is because the gate level of the NMOS transistor MN2 was the third reference voltage VREF-V 'when the enable signal ENB transitions to the high level.

이 때, 입력신호(VIN)이 제 3 기준전압(VREF-V')보다 낮아지면, 노드(B)는 하이레벨이 되고, 출력신호(VOUT)는 로우레벨이 된다.At this time, when the input signal VIN is lower than the third reference voltage VREF-V ', the node B is at a high level, and the output signal VOUT is at a low level.

상기 하이레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.The output signal of the inverter INV3 of the multiplexer 20 goes low by the high level enable signal ENB. Accordingly, the switch SW2 is turned off.

또한, NAND 게이트(NAND2)의 일측 입력단자에는 노드(B)의 하이레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND2)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가되어, 스위치(SW3)는 온된다.In addition, a high level signal of the node B is applied to one input terminal of the NAND gate NAND2, and an enable signal ENB for transitioning to a high level is applied to the other input terminal thereof. Accordingly, the NAND gate NAND2 outputs a low level signal. The low level signal is applied to the switch SW3 via the inverter INV4, and the switch SW3 is turned on.

한편, 상기 NAND 게이트(NAND3)의 일측 입력단자에는 인버터(INV2)를 거쳐 로우레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV5)를 거쳐 스위치(SW4)에 인가되어, 스위치(SW4)는 오프된다.Meanwhile, a low level signal is applied to one input terminal of the NAND gate NAND3 through an inverter INV2, and an enable signal ENB for transitioning to a high level is applied to the other input terminal thereof. Accordingly, the NAND gate NAND3 outputs a high level signal. The high level signal is applied to the switch SW4 via the inverter INV5, and the switch SW4 is turned off.

결국, 스위치(SW3)를 통해 제 1 기준전압(VREF+V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.As a result, only the first reference voltage VREF + V 'is applied to the gate of the NMOS transistor MN8 through the switch SW3.

이어서, 입력신호(VIN)가 하이레벨로 트랜지션할 때, 차동증폭기의 기준전압 입력단인 NMOS 트랜지스터(MN2)의 게이트 레벨은 제 1 기준전압(VREF+V') 레벨이 된다. 왜냐하면, 입력신호(VIN)가 로우레벨로 트랜지션할때 NMOS 트랜지스터(MN2)의 게이트 레벨이 제 1 기준전압(VREF+V')이었기 때문이다.Subsequently, when the input signal VIN transitions to the high level, the gate level of the NMOS transistor MN2, which is the reference voltage input terminal of the differential amplifier, becomes the first reference voltage VREF + V 'level. This is because the gate level of the NMOS transistor MN2 was the first reference voltage VREF + V 'when the input signal VIN transitioned to the low level.

이 때, 입력신호(VIN)이 제 1 기준전압(VREF+V')보다 커지면, 노드(B)는 로우레벨이 되고, 출력신호(VOUT)는 하이레벨이 된다.At this time, when the input signal VIN becomes larger than the first reference voltage VREF + V ', the node B becomes low level, and the output signal VOUT becomes high level.

상기 하이레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.The output signal of the inverter INV3 of the multiplexer 20 goes low by the high level enable signal ENB. Accordingly, the switch SW2 is turned off.

또한, NAND 게이트(NAND2)의 일측 입력단자에는 노드(B)의 로우레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가되어, 스위치(SW3)는 오프된다.In addition, a low level signal of the node B is applied to one input terminal of the NAND gate NAND2, and an enable signal ENB for transitioning to a high level is applied to the other input terminal thereof. Accordingly, the NAND gate NAND3 outputs a high level signal. The high level signal is applied to the switch SW3 via the inverter INV4, and the switch SW3 is turned off.

한편, 상기 NAND 게이트(NAND3)의 일측 입력단자에는 인버터(INV2)를 거쳐 하이레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV5)를 거펴 스위치(SW4)에 인가되어, 스위치(SW4)는 온된다.Meanwhile, a high level signal is applied to one input terminal of the NAND gate NAND3 through an inverter INV2, and an enable signal ENB for transitioning to a high level is applied to the other input terminal thereof. Accordingly, the NAND gate NAND3 outputs a low level signal. The low level signal is applied to the switch SW4 via the inverter INV5, and the switch SW4 is turned on.

결국, 스위치(SW4)를 통해 제 1 기준전압(VREF+V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.As a result, only the first reference voltage VREF + V 'is applied to the gate of the NMOS transistor MN8 through the switch SW4.

상술한 바와 같이, 입력버퍼의 기준전압은 이전 상태의 입력신호(VIN)에 따라 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')으로 변화함으로써, 본 발명에 다른 히스테리시스 특성을 가지게 된다.As described above, the reference voltage of the input buffer is the first reference voltage VREF + V ', the second reference voltage VREF, and the third reference voltage VREF-V' according to the input signal VIN of the previous state. By changing to), the present invention has different hysteresis characteristics.

도 7는 본 발명에 따른 히스테리시스 입력버퍼의 다른 실시예를 예시한 도면으로서, 도 6의 입력버퍼에 비해 더욱 간략하게 구현된 히스테리시스 입력버퍼이다.7 is a diagram illustrating another embodiment of the hysteresis input buffer according to the present invention, which is more simply implemented than the input buffer of FIG. 6.

도 7에 도시한 바와 같이, 입력버퍼의 초기화가 필요없을 경우, 본 발명의 히스테리시스 입력버퍼는 제 2 기준전압(VREF) 없이 제 1 기준전압(VREF+V') 및 제 3 기준전압(VREF-V')만을 이용하여 구현이 가능하다. 즉, 입력신호(VIN)가 VIL 또는 VIH 상태로 시작하므로, 차동증폭기(DFF3)의 포지티브 단자는 이미 제 1 기준전압(VREF+V') 또는 제 3 기준전압(VREF-V')으로 결정되기 때문이다.As shown in FIG. 7, when the initialization of the input buffer is not necessary, the hysteresis input buffer according to the present invention has a first reference voltage VREF + V ′ and a third reference voltage VREF− without the second reference voltage VREF. It can be implemented using only V '). That is, since the input signal VIN starts in the VIL or VIH state, the positive terminal of the differential amplifier DFF3 is already determined as the first reference voltage VREF + V 'or the third reference voltage VREF-V'. Because.

상술한 바와 같이, 본 발명에 따른 히스테리시스 입력버터는 입력신호를 비교할 때, 입력신호의 레벨에 따라 기준전압을 변화시킴으로써, 노이즈에 강하고, 반도체 소자의 고속처리 및 안정된 동작을 보장할 수 있는 장점이 있다.As described above, the hysteresis input butter according to the present invention has the advantage of being resistant to noise, ensuring high-speed processing and stable operation of a semiconductor device by changing the reference voltage according to the level of the input signal when comparing the input signals. have.

또한, 본 발명에 따른 히스테리시스 입력버터는 종래의 입력버퍼와는 달리 기준전압의 소오스에서 전류를 소모하지 않기 때문에, 소비전력을 감소할 수 있는 장점이 있다.In addition, unlike the conventional input buffer, the hysteresis input butter according to the present invention does not consume current at the source of the reference voltage, and thus has an advantage of reducing power consumption.

또한, 본 발명에 다른 히스테리시스 입력버퍼는 기준전압을 미리 다수의 기준전압으로 세트함으로써, 입력버퍼마다 기준전압 입력단자를 구비할 필요가 없으므로, 반도체 소자의 면적을 크게 감소시킬 수 있는 장점이 있다.In addition, the hysteresis input buffer according to the present invention has a merit that the area of the semiconductor device can be greatly reduced because it is not necessary to provide the reference voltage input terminal for each input buffer by setting the reference voltage to a plurality of reference voltages in advance.

Claims (4)

인에이블 신호에 의해 입력신호와 기준전압을 비교하는 차동증폭기와,A differential amplifier for comparing the input signal with a reference voltage by means of an enable signal; 상기 차동증폭기의 출력신호 레벨에 따라 상기 기준전압을 제 1 기준전압, 제 2 기준전압 및, 제 3 기준전압으로 멀티플렉싱하는 멀티플렉서를 포함하는 것을 특징으로 하는 히스테리시스 입력버퍼.And a multiplexer for multiplexing the reference voltage into a first reference voltage, a second reference voltage, and a third reference voltage according to the output signal level of the differential amplifier. 제 1 항에 있어서, 상기 멀티플렉서는 다수의 스위치를 포함하며, 다수의 기준전압에 각각 대응하는 스위치부와 상기 인에이블 신호와, 상기 입력신호와 상기 기준전압을 비교한 출력신호의 레벨에 따라 상기 스위치부에서 한 스위치를 선택하는 선택부를 포함하는 것을 특징으로 하는 히스테리시스 입력버퍼.The method of claim 1, wherein the multiplexer includes a plurality of switches, wherein the multiplexer comprises a plurality of switches, the switch unit corresponding to a plurality of reference voltages, the enable signal, and the level of the output signal comparing the input signal and the reference voltage. A hysteresis input buffer comprising a selection unit for selecting one switch in the switch unit. 제 1 항에 있어서, 상기 인에이블 신호는 커런트 소오스 및 커런트 싱크를 제어하며, 상기 스위치를 제어하는 것을 특징으로 하는 히스테리시스 입력버퍼.The hysteresis input buffer of claim 1, wherein the enable signal controls a current source and a current sink, and controls the switch. 제 1 항에 있어서, 상기 기준전압은 이전 상태의 입력신호에 따라 다수의 기준전압으로 변화하는 것을 특징으로 하는 히스테리시스 입력버퍼.The hysteresis input buffer of claim 1, wherein the reference voltage is changed into a plurality of reference voltages according to an input signal of a previous state.
KR1019960046668A 1996-10-18 1996-10-18 Hysteresis input buffer KR100186344B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960046668A KR100186344B1 (en) 1996-10-18 1996-10-18 Hysteresis input buffer
DE19732671A DE19732671C2 (en) 1996-10-18 1997-07-29 Hysteresis input buffer
JP9283997A JPH10154925A (en) 1996-10-18 1997-10-16 Hysteresis input buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960046668A KR100186344B1 (en) 1996-10-18 1996-10-18 Hysteresis input buffer

Publications (2)

Publication Number Publication Date
KR19980027763A KR19980027763A (en) 1998-07-15
KR100186344B1 true KR100186344B1 (en) 1999-04-15

Family

ID=19477922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960046668A KR100186344B1 (en) 1996-10-18 1996-10-18 Hysteresis input buffer

Country Status (3)

Country Link
JP (1) JPH10154925A (en)
KR (1) KR100186344B1 (en)
DE (1) DE19732671C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7142016B2 (en) 2002-09-12 2006-11-28 Hynix Semiconductor Inc. Input buffer of differential amplification type in semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304088B1 (en) * 1999-05-21 2001-10-16 Micrel Incorporated Voltage monitor circuit with adjustable hysteresis using a single comparator
JP3781924B2 (en) 1999-08-30 2006-06-07 ローム株式会社 Power circuit
WO2001053840A1 (en) * 2000-01-19 2001-07-26 Koninklijke Philips Electronics N.V. Circuit for voltage level detection
KR100437760B1 (en) * 2001-04-03 2004-06-26 엘지전자 주식회사 circuit for stabilizing in light receiving element
US6545510B1 (en) * 2001-12-10 2003-04-08 Micron Technology, Inc. Input buffer and method for voltage level detection
KR100891322B1 (en) * 2002-09-25 2009-03-31 삼성전자주식회사 Simultaneous bidirectional input/outputI/O circuit for improving data input margin
DE10252031A1 (en) * 2002-11-06 2004-05-27 Micronas Gmbh Device and method for detecting an angular position of a rotating object
JP2006303923A (en) * 2005-04-20 2006-11-02 Sharp Corp Circuit device and electronic equipment provided with same
JP2007088748A (en) * 2005-09-21 2007-04-05 Sony Corp Waveform shaping circuit and semiconductor integrated circuit equipped with it
JP4844345B2 (en) * 2006-10-19 2011-12-28 株式会社デンソー Comparator circuit with hysteresis
IT1397775B1 (en) * 2009-12-22 2013-01-24 St Microelectronics Rousset COMPARATOR WITH A THRESHOLD WITH HYSTERESIS AND METHOD FOR CARRYING OUT A THRESHOLD COMPARISON WITH HYSTERESIS.
JP5729254B2 (en) * 2010-10-19 2015-06-03 ヤマハ株式会社 Hysteresis device
JP6150255B2 (en) * 2013-09-30 2017-06-21 セイコーＮｐｃ株式会社 Hysteresis comparator circuit
JP2019009525A (en) * 2017-06-21 2019-01-17 株式会社デンソー Comparator with hysteresis
CN110289839A (en) * 2019-07-10 2019-09-27 长沙景美集成电路设计有限公司 A kind of hysteresis comparator of threshold value programmable
CN113507198B (en) * 2021-09-09 2021-12-10 武汉市聚芯微电子有限责任公司 Power supply driving device, method and equipment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155386A (en) * 1991-06-03 1992-10-13 Motorola, Inc. Programmable hysteresis comparator
DE59107736D1 (en) * 1991-08-24 1996-05-30 Itt Ind Gmbh Deutsche Monolithically integrated differential amplifier with digital gain setting
KR930008554A (en) * 1991-10-25 1993-05-21 김광호 Comparator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7142016B2 (en) 2002-09-12 2006-11-28 Hynix Semiconductor Inc. Input buffer of differential amplification type in semiconductor device

Also Published As

Publication number Publication date
KR19980027763A (en) 1998-07-15
JPH10154925A (en) 1998-06-09
DE19732671C2 (en) 2000-01-05
DE19732671A1 (en) 1998-04-23

Similar Documents

Publication Publication Date Title
KR100186344B1 (en) Hysteresis input buffer
KR100269643B1 (en) Power reduction circuit
KR100301368B1 (en) Power On Reset Circuit
US5939937A (en) Constant current CMOS output driver circuit with dual gate transistor devices
US6104221A (en) Power-up detection circuit of a semiconductor device
US20060017496A1 (en) Step-down power supply
US4593203A (en) Semiconductor integrated circuit which allows adjustment of circuit characteristics in accordance with storage data of nonvolatile memory element
JPH08251001A (en) Output driving circuit and control of pull-up driving transistor
JPH1188146A (en) Level interface circuit
KR100190763B1 (en) Differential amplifier
KR100794994B1 (en) Internal Voltage Generator
KR100484257B1 (en) Differential amplification type input buffer in semiconductor device
JP2008512918A (en) High speed switching circuit with input hysteresis
KR100223849B1 (en) Semiconductor memory device
KR100295796B1 (en) Amplifier
US5699304A (en) Dynamic level converter of a semiconductor memory device
US6002294A (en) Start circuit for a self-biasing constant current circuit, constant current circuit and operational amplifier using the same
US20060145749A1 (en) Bias circuit having reduced power-up delay
KR100234373B1 (en) Input buffer for semiconductor memory device
KR100344830B1 (en) Voltage Switch
KR100631936B1 (en) Internal voltage generation circuit
KR100369342B1 (en) Adaptive Input Buffer with response to External Voltage
JPH11326398A (en) Voltage detection circuit
KR100365942B1 (en) Data output buffer
KR0120586B1 (en) Data output buffer

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 18

EXPY Expiration of term