KR0183351B1 - Transmission and receiving control system of serial communication for large scale icps - Google Patents

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Abstract

본 발명은 대용량의 ICPS(Information Communication Processing System)에서 직렬 통신에 관한 것으로, 특히 다양한 직렬 통신용 모듈에 접속이 가능한 데이타를 송수신하는 별도의 데이타 처리 기능을 부여하도록 한 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to serial communication in a large capacity Information Communication Processing System (ICPS). Particularly, a transmission and reception control system for serial communication in a large capacity ICPS provided a separate data processing function for transmitting and receiving data that can be connected to various serial communication modules. It is about.

종래에는 하나의 백 플레인을 공유하는 VME 인터페이스로 상호 접속 모듈군과의 인터페이스를 구현할 수 없어 프로세서가 직접 관여해야 하므로 프로세서의 부담이 가중되어 성능이 저하되고 인터페이스 속도를 저하시키는 문제점이 있었다.Conventionally, the VME interface sharing a single backplane cannot implement an interface with an interconnect module group, so the processor must be directly involved, thereby increasing the burden on the processor, thereby degrading performance and reducing interface speed.

본 발명에 의해 프로세서의 송신 명령 신호를 인가받아 송신 DMA부에서 송신 메모리부로부터 데이타를 판독하고 태그 정보와 명령 모드 신호를 생성한 후 직렬 통신 송신부에 적당한 형태로 9 비트 데이타와 3 비트 명령 모드 신호로 변형하며 해당 변형된 신호를 수신받아 수신 DMA부에서 32 비트 데이타와 4 비트 명령 보드 신호로 변환/분리하여 검출하므로 다양한 직렬 통신용 모듈에 접속이 가능하여 프로세서의 부담을 감소시켜 성능을 향상시키고 고속 직렬 통신에 적합하다.According to the present invention, the transmit command signal of the processor is applied to read data from the transmit memory unit in the transmit DMA unit, generate tag information and command mode signal, and then the 9-bit data and 3-bit command mode signal in a form suitable for the serial communication transmitter unit. It receives the transformed signal and detects it by converting / separating it into 32-bit data and 4-bit command board signal in the receiving DMA unit, so it can be connected to various serial communication modules to reduce the burden on the processor to improve performance and high speed. Suitable for serial communication.

Description

대용량 ICPS에서 직렬 통신의 송수신 제어 시스템Transmission and reception control system of serial communication in large capacity ICPS

본 발명은 대용량의 ICPS(Information Communication Processing System)에서 직렬 통신에 관한 것으로, 특히 다양한 직렬 통신용 모듈에 접속이 가능한 데이타를 송수신하는 별도의 데이타 처리 기능을 부여하도록 한 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to serial communication in a large capacity Information Communication Processing System (ICPS). Particularly, a transmission and reception control system for serial communication in a large capacity ICPS provided a separate data processing function for transmitting and receiving data that can be connected to various serial communication modules. It is about.

일반적으로 통신 서비스를 담당하고 있는 ICPS는 도 1에 도시된 바와 같이, 전화망으로부터 인가되는 데이타를 인터페이스하거나 상호 접속 모듈군(12)을 통해 인터페이스된 데이타를 해당 전화망으로 출력하는 전화망 정합 모듈부(11)와, 전화망 정합 모듈부(11)와 패킷망 정합 모듈부(13) 간의 인터페이스된 데이타를 정합해 주는 상호 접속 모듈군(12)과, 해당 상호 접속 모듈군(12)을 통해 인터페이스된 데이타를 패킷망에 출력하거나 해당 패킷망으로부터 인가되는 데이타를 인터페이스하는 패킷망 정합 모듈부(13)를 포함하여 이루어져 있다.In general, the ICPS in charge of the communication service, as shown in FIG. 1, interfaces the data applied from the telephone network or the telephone network matching module unit 11 to output the interfaced data through the interconnection module group 12 to the telephone network. ), An interconnection module group 12 that matches the interfaced data between the telephone network matching module unit 11 and the packet network matching module unit 13, and the data interfaced through the interconnection module group 12. And a packet network matching module unit 13 for outputting to or interfacing data applied from the packet network.

그리고, 상기 상호 접속 모듈군(12)은 VME 인터페이스로 운용되는데, 해당 VME 인터페이스는 비동기 인터록(Interlock) 방식으로 동작을 수행하게 되며, 마스터(Master) 측과 슬레이브(Slaver) 측 간의 데이타 전송은 시스템 클럭(System Clock)에 동기하여 수행되어지는 것이 아니라 해당 슬레이브 측의 출력 신호인 응답 신호(DTACK*)에 의해 수행되어진다.In addition, the interconnection module group 12 is operated as a VME interface, and the VME interface performs an operation in an asynchronous interlock manner, and data transmission between a master side and a slave side is performed by a system. It is not performed in synchronization with the system clock but by the response signal DTACK * which is an output signal of the corresponding slave side.

즉 다시 말해서, 상기 슬레이브 측으로부터 응답 신호(DTACK*)가 출력되지 않는 동안에는 상기 마스터 측의 데이타 전송에 대한 사이클은 종료되지 않는다.In other words, while the response signal DTACK * is not output from the slave side, the cycle for data transmission of the master side is not terminated.

그러면, 도 2의 타이밍도를 참고하여 동작 순서대로 설명하는 경우, 먼저 제1타임(T1)에 있어서 상기 마스터 측에서는 데이타 버스 상으로 유효 데이타를 실어서 데이타 신호(DS*)를 출력한다.Then, when the operation sequence is described with reference to the timing diagram of FIG. 2, first, the master side loads valid data on the data bus and outputs a data signal DS * at the first time T1.

이에, 제2타임(T2)에 있어서 상기 마스터 측에서는 상기 슬레이브 측으로부터 인가되는 응답 신호(DTACK*)의 수신을 대기하게 되고, 상기 슬레이브 측에서는 상기 마스터 측으로부터 유효 데이타와 데이타 신호(DS*)를 인가받는다.Accordingly, in the second time T2, the master side waits for reception of the response signal DTACK * applied from the slave side, and the slave side applies valid data and data signal DS * from the master side. Receive.

이에 따라, 제3타임(T3)에 있어서 상기 슬레이브 측에서는 상기 유효 데이타와 데이타 신호(DS*)의 수신이 완료된 후에 상기 응답 신호(DTACK*)를 출력하며, 제4타임(T4)에 있어서 상기 마스터 측에서는 상기 슬레이브 측으로부터 인가되는 응답 신호(DTACK*)를 검출하여 데이타 신호(DS*)의 생성을 취소하고 하나의 신호 사이클을 종료시킨다.Accordingly, in the third time T3, the slave side outputs the response signal DTACK * after the reception of the valid data and the data signal DS * is completed, and the master in the fourth time T4. The side detects the response signal DTACK * applied from the slave side, cancels generation of the data signal DS * , and ends one signal cycle.

그리고, 제5타임(T5)에 있어서 상기 슬레이브 측에서는 상기 마스터 측에서의 데이타 신호(DS*) 생성의 취소와 하나의 신호 사이클 종료를 검출하여 상기 응답 신호(DTACK*)의 출력을 취소하고 하나의 신호 사이클을 종료시킨다.At the fifth time T5, the slave side detects the cancellation of the generation of the data signal DS * and the end of one signal cycle at the master side, cancels the output of the response signal DTACK * , and cancels one signal cycle. Ends.

그런데, 상기 전화망 정합 모듈부(11)와 패킷망 정합 모듈부(13)가 상기 상호 접속 모듈군(12)에 하나의 다른 스위칭 블록(Switching Block)으로 구현되어지므로서, 상기 상호 접속 모듈군(12)과의 인터페이스는 하나의 백 플레인(Back Plane)을 공유하는 VME 인터페이스로는 구현할 수 없어 프로세서가 연속적으로 인터페이스를 제어하여 데이타 송수신하는 것을 직접 관여해야 한다.However, since the telephone network matching module unit 11 and the packet network matching module unit 13 are implemented as one other switching block in the interconnection module group 12, the interconnection module group 12 ) Cannot be implemented as a VME interface that shares a single backplane, so the processor must directly involve sending and receiving data by continuously controlling the interface.

따라서, 상기 프로세서에 부담을 많이 주므로 성능이 저하되고 상기 전화망 정합 모듈부(11)와 패킷망 정합 모듈부(13) 간의 인터페이스 속도를 저하시켜 고속 직렬 접속에 어려움이 있었다.Therefore, since the processor is burdened, the performance is degraded, and the interface speed between the telephone network matching module unit 11 and the packet network matching module unit 13 is lowered.

이와 같이, 종래에는 하나의 백 플레인을 공유하는 VME 인터페이스로 상호 접속 모듈군과의 인터페이스를 구현할 수 없어 프로세서가 직접 관여해야 하므로 프로세서의 부담이 가중되어 성능이 저하되고 인터페이스 속도를 저하시키는 문제점이 있었다.As such, in the related art, since the interface with the interconnection module group cannot be implemented as a VME interface sharing a single backplane, the processor needs to be directly involved, which causes a burden on the processor and degrades the performance and reduces the interface speed. .

상술한 바와 같은 문제점을 해결하기 위해, 본 발명은 대용량의 ICPS에서 직렬로 데이타를 송수신할 때 다양한 직렬 통신용 모듈에 접속이 가능한 데이타를 송수신하는 별도의 데이타 처리 기능을 부여하여 프로세서의 부담을 감소시켜 성능을 향상시키고 고속 직렬 통신에 적합하도록 한 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템을 제공하는 것을 목적으로 한다.In order to solve the problems as described above, the present invention reduces the burden on the processor by providing a separate data processing function for transmitting and receiving data that can be connected to various serial communication modules when transmitting and receiving data serially in a large capacity ICPS It is an object of the present invention to provide a transmission / reception control system for serial communication in a large capacity ICPS that improves performance and is suitable for high speed serial communication.

상기와 같은 목적을 달성하기 위한 본 발명은 32 비트의 송신 데이타의 시작 위치와 프레임의 길이 정보와 전송 시작을 알리는 정보를 구비하는 송신 명령 신호만을 인가하는 송신 프로세서부와; 상기 송신 프로세서부로부터 인가되는 송신 명령 신호에 따라 송신될 패킷 프레임 데이타인 상기 32 비트의 송신 데이타를 저장하는 송신 메모리부와; DMA 제어/형성부와 데이타 변환/결합부를 구비하되, 해당 DMA 제어/형성부에서 상기 송신 프로세서부로부터 송신 명령 신호를 인가받아 상기 송신 메모리부에 저장된 32 비트의 송신 데이타를 순차적으로 판독하고 해당 데이타 변환/결합부에서 해당 판독된 32 비트의 송신 데이타를 8 비트의 데이타로 다중화하며, 해당 DMA 제어/형성부에서 1 비트의 태그 정보를 생성하고 해당 데이타 변환/결합부에서 해당 1 비트의 태그 정보를 해당 8 비트의 데이타에 삽입하여 9 비트의 데이타를 생성하며, 해당 DMA 제어/형성부에서 상기 송신 메모리부로부터 송신 데이타를 판독할 때마다 `1' 씩 증가시킨 값이 상기 송신 프로세서부로부터 인가되는 송신 명령 신호 중의 프레임 길이 정보와 동일할 때까지 시작 신호, 진행 신호 및 종료 신호의 4 비트 명령 모드 신호를 생성하고 해당 데이타 변환/결합부에서 해당 4 비트 명령 모드 신호를 3 비트의 명령 모드 신호로 변형하여 해당 변형된 3 비트의 명령 모드 신호와 9 비트의 데이타를 인가하는 송신 DMA부와; 상기 송신 DMA부로부터 인가되는 9 비트의 데이타와 3 비트의 명령 모드 신호를 직렬로 변형하여 해당 직렬 데이타를 송신하는 직렬 통신 송신부와; 상기 직렬 통신 송신부로부터 수신되는 직렬 데이타를 9 비트의 데이타와 3 비트의 명령 모드 신호로 변형시켜 인가하는 직렬 통신 수신부와; 인가되는 역다중화된 32 비트의 데이타를 어드레스와 함께 저장하는 수신 메모리부와; 데이타 변환/분리부와 DMA 제어/검출부를 구비하되, 해당 데이타 변환/분리부에서 상기 직렬 통신 수신부로부터 인가되는 3 비트의 명령 모드 신호를 4 비트의 명령 모드 신호로 변형하고 상기 직렬 통신 수신부로부터 인가되는 9 비트의 데이타를 8 비트의 데이타와 1 비트의 태그 정보로 분리한 후 해당 8 비트의 데이타를 32 비트 데이타로 역다중화하며, 해당 DMA 제어/검출부에서 기설정된 시작 신호, 진행 신호 및 종료 신호의 4 비트 명령 모드 신호와 해당 변형된 4 비트의 명령 모드 신호를 비교하여 해당 비교한 결과에 따라 상기 역다중화된 32 비트의 데이타를 상기 수신 메모리부에 저장하거나 수신 완료 신호를 인가하고 초기 상태로 만드는 수신 DMA부와; 상기 수신 DMA부로부터 인가되는 수신 완료 신호에 따라 데이타의 수신 동작을 완료시키는 수신 프로세서부를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a transmission processor for applying only a transmission command signal having a start position of 32-bit transmission data, frame length information and information indicating the start of transmission; A transmission memory section for storing the 32-bit transmission data which is packet frame data to be transmitted in accordance with a transmission command signal applied from said transmission processor section; A DMA control / forming unit and a data converting / combining unit are provided, and the corresponding DMA control / forming unit receives a transmission command signal from the transmitting processor unit, sequentially reads 32-bit transmission data stored in the transmitting memory unit, and transmits the data. The 32-bit transmission data read out by the conversion / combining unit is multiplexed into 8-bit data, the 1-bit tag information is generated by the corresponding DMA control / forming unit, and the 1-bit tag information by the corresponding data conversion / combining unit. Is inserted into the corresponding 8-bit data to generate 9-bit data, and the value increased by '1' every time the transmission data is read from the transmission memory section by the DMA control / forming section is supplied from the transmission processor section. The 4-bit command mode signal of the start signal, the progress signal, and the end signal is generated until the same as the frame length information in the transmitted command signal. And the transmit DMA unit for applying the data conversion / combining unit the 4-bit mode instruction signal to transform the signal to command mode to the 3-bit data of the third bit of the modified instruction and a 9-bit mode signal in; A serial communication transmitter for modifying the 9-bit data and the 3-bit command mode signal serially applied from the transmitting DMA unit and transmitting the serial data; A serial communication receiver for transforming and applying serial data received from the serial communication transmitter into 9-bit data and 3-bit command mode signals; A receiving memory section for storing the applied demultiplexed 32-bit data with an address; A data conversion / separation unit and a DMA control / detection unit are provided, and the data conversion / separation unit converts a 3-bit command mode signal applied from the serial communication receiver into a 4-bit command mode signal and applies it from the serial communication receiver. The 9-bit data is separated into 8-bit data and 1-bit tag information, and then the 8-bit data is demultiplexed into 32-bit data, and the start signal, the progress signal, and the end signal preset by the corresponding DMA control / detection unit. Compares the 4-bit command mode signal with the corresponding modified 4-bit command mode signal and stores the demultiplexed 32-bit data in the receiving memory unit or applies a reception completion signal to the initial state according to the comparison result. A receiving DMA unit for making; And a receiving processor for completing a data receiving operation according to a receiving completion signal applied from the receiving DMA unit.

도 1은 일반적인 대용량 ICPS에서 직렬 통신을 나타낸 구성 블록도.1 is a block diagram illustrating serial communication in a typical high-capacity ICPS.

도 2는 도 1에 있어 데이타 송수신을 설명하기 위한 타이밍도.FIG. 2 is a timing diagram for explaining data transmission and reception in FIG. 1; FIG.

도 3은 본 발명의 실시예에 따른 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템을 나타낸 구성 블록도.3 is a block diagram illustrating a transmission and reception control system for serial communication in a large capacity ICPS according to an embodiment of the present invention.

도 4는 도 3에 있어 송신 DMA부를 나타낸 구성 블록도.4 is a block diagram illustrating a transmission DMA unit in FIG. 3; FIG.

도 5는 도 3에 있어 수신 DMA부를 나타낸 구성 블록도.FIG. 5 is a block diagram showing a receiving DMA unit in FIG. 3; FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 송신 프로세서부(Transmitting Local Processor)20: transmitting local processor

30 : 송신 메모리부(Transmitting Memory)30: Transmitting Memory

40 : 송신 DMA부(Transmitting Direct Memory Access)40: Transmitting Direct Memory Access

50 : 직렬 통신 송신부(Serial Cmmunication Transmitter)50: Serial Cmmunication Transmitter

60 : 직렬 통신 수신부(Serial Cmmunication Receiver)60: Serial Cmmunication Receiver

70 : 수신 메모리부(Receiving Memory)70: Receiving Memory

80 : 수신 DMA부(Receiving Direct Memory Access)80: Receiving Direct Memory Access

90 : 수신 프로세서부(Receiving Processor)90: Receiving Processor

이하 첨부된 도면을 참고하여 다음과 같이 본 발명의 구성 및 작용에 대하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described the configuration and operation of the present invention as follows.

도 3은 본 발명의 실시예에 따른 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템을 나타낸 구성 블록도이고, 도 4는 도 3에 있어 송신 DMA부를 나타낸 구성 블록도이고, 도 5는 도 3에 있어 수신 DMA부를 나타낸 구성 블록도이다.3 is a block diagram illustrating a transmission and reception control system for serial communication in a large capacity ICPS according to an embodiment of the present invention, FIG. 4 is a block diagram illustrating a transmission DMA unit in FIG. 3, and FIG. 5 is a receiver in FIG. 3. It is a block diagram showing the DMA part.

본 발명의 실시예에 따른 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템은 도 3에 도시된 바와 같이, 송신 프로세서부(20)와, 송신 메모리부(30)와, 송신 DMA부(40)와, 직렬 통신 송신부(50)와, 직렬 통신 수신부(60)와, 수신 메모리부(70)와, 수신 DMA부(80)와, 수신 프로세서부(90)를 포함하여 이루어진다.In the large-capacity ICPS according to the embodiment of the present invention, a transmission / reception control system for serial communication includes a transmission processor unit 20, a transmission memory unit 30, a transmission DMA unit 40, and a serial as shown in FIG. A communication transmitter 50, a serial communication receiver 60, a reception memory unit 70, a reception DMA unit 80, and a reception processor unit 90 are included.

상기 송신 프로세서부(20)는 상기 송신 메모리부(30)에 저장되어 있는 패킷 프레임 데이타를 송신할 때 해당 저장된 32 비트의 송신 데이타의 시작 위치와 프레임의 길이 정보와 전송 시작을 알리는 정보를 구비하는 송신 명령 신호만을 상기 송신 DMA부(40)에 인가한다.When transmitting the packet frame data stored in the transmission memory unit 30, the transmission processor unit 20 includes a start position of the stored 32-bit transmission data, frame length information, and information indicating the start of transmission. Only the transmission command signal is applied to the transmission DMA unit 40.

상기 송신 메모리부(30)는 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호에 따라 송신될 패킷 프레임 데이타인 상기 32 비트의 송신 데이타를 저장하였다가 상기 송신 DMA부(40)에 인가한다.The transmission memory unit 30 stores the 32-bit transmission data, which is packet frame data to be transmitted, according to the transmission command signal applied from the transmission processor unit 20, and applies the transmission data to the transmission DMA unit 40.

상기 송신 DMA부(40)는 시작 어드레스(Start Address)를 알리는 시작 제어 레지스터(Register)와 시작 제어 및 전송할 패킷의 길이 정보를 알리는 레지스터를 두고 상기 송신 프로세서부(20)로부터 송신 명령 신호를 인가받아 순차적으로 상기 송신 메모리부(30)에서 32 비트 롱-워드(Long-Word) 데이타를 판독하여 8 비트의 데이타로 다중화하며, 생성된 1 비트의 태그 정보(Tag)를 해당 다중화된 8 비트의 데이타에 삽입하여 9 비트의 데이타를 생성하며, 상기 송신 메모리부(30)로부터 송신 데이타를 판독할 때마다 `1' 씩 증가시킨 값이 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호 중의 프레임 길이 정보와 동일할 때까지 4 비트 명령 모드 신호(CMS)를 생성하여 3 비트의 명령 모드 신호(CMS)로 변형하고 해당 변형된 3 비트의 명령 모드 신호(CMS)와 9 비트의 데이타를 상기 직렬 통신 수신부(50)에 인가한다.The transmission DMA unit 40 receives a transmission command signal from the transmission processor unit 20 with a start control register that registers a start address and a register that informs start control and length information of a packet to be transmitted. The 32-bit long-word data is sequentially read from the transmission memory unit 30 and multiplexed into 8-bit data, and the generated 1-bit tag information Tag is multiplexed with the 8-bit data. 9 bits of data is generated by inserting the data into the frame, and the value increased by '1' every time the transmission data is read from the transmission memory section 30 is the frame length in the transmission command signal applied from the transmission processor section 20. A 4-bit command mode signal (CMS) is generated and transformed into a 3-bit command mode signal (CMS) until the same as the information, and the modified 3-bit command mode signal (CMS) and 9-bit data To be applied to the serial communication receiver (50).

상기 직렬 통신 송신부(50)는 상기 송신 DMA부(40)로부터 인가되는 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 직렬로 변형하여 해당 직렬 데이타를 상기 직렬 통신 수신부(60)에 송신한다.The serial communication transmitter 50 transmits the serial data to the serial communication receiver 60 by modifying the 9-bit data and the 3-bit command mode signal CMS applied in series with the transmission DMA unit 40. do.

상기 직렬 통신 수신부(60)는 상기 직렬 통신 송신부(50)로부터 수신되는 직렬 데이타를 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)로 변형시켜 상기 수신 DMA부(80)에 인가한다.The serial communication receiver 60 converts the serial data received from the serial communication transmitter 50 into 9-bit data and 3-bit command mode signal CMS to apply to the receiving DMA unit 80.

상기 수신 메모리부(70)는 상기 수신 DMA부(80)로부터 인가되는 역다중화된 32 비트의 데이타를 어드레스와 함께 저장한다.The receiving memory unit 70 stores the demultiplexed 32-bit data applied from the receiving DMA unit 80 together with the address.

상기 수신 DMA부(80)는 상기 직렬 통신 수신부(60)로부터 인가되는 3 비트의 명령 모드 신호(CMS)를 4 비트의 명령 모드 신호(CMS)로 변형하고 상기 직렬 통신 수신부(60)로부터 인가되는 9 비트의 데이타를 8 비트의 데이타와 1 비트의 태그 정보(Tag)로 분리한 후 해당 8 비트의 데이타를 32 비트 데이타로 역다중화하며, 기설정된 4 비트 명령 모드 신호(CMS)와 해당 변형된 4 비트의 명령 모드 신호(CMS)를 비교하여 해당 비교한 결과에 따라 상기 역다중화된 32 비트의 데이타를 상기 수신 메모리부(70)에 저장하거나 초기 상태로 전환시켜 수신 완료 신호를 상기 수신 프로세서부(90)에 인가한다.The receiving DMA unit 80 converts the 3-bit command mode signal CMS applied from the serial communication receiving unit 60 into a 4-bit command mode signal CMS and is applied from the serial communication receiving unit 60. The 9-bit data is separated into 8-bit data and 1-bit tag information, and then the 8-bit data is demultiplexed into 32-bit data, and the preset 4-bit command mode signal (CMS) and its transformed data are demultiplexed. Comparing the 4-bit command mode signal CMS and storing the demultiplexed 32-bit data in the receiving memory unit 70 or switching to an initial state according to the result of the comparison, the reception completion signal is transmitted to the receiving processor unit. Is applied to (90).

상기 수신 프로세서부(90)는 상기 수신 DMA부(80)로부터 인가되는 수신 완료 신호에 따라 데이타의 수신 동작을 완료시킨다.The reception processor unit 90 completes a data reception operation according to a reception completion signal applied from the reception DMA unit 80.

한편, 상기 송신 DMA부(40)는 도 4에 도시된 바와 같이, DMA 제어/형성부(41)와 데이타 변환/결합부(42)를 더 포함하여 이루어진다.Meanwhile, as illustrated in FIG. 4, the transmission DMA unit 40 further includes a DMA control / forming unit 41 and a data converting / combining unit 42.

그런데, 상기 DMA 제어/형성부(41)는 상기 레지스터를 두어 순차적으로 상기 송신 메모리부(30)에서 32 비트 롱-워드 데이타를 판독하고 4 비트의 명령 모드 신호(CMS)와 1 비트의 태그 정보(Tag)를 생성하여 해당 판독된 32 비트의 데이타와 함께 각각 데이타 라인(Data Line)과 명령 모드 신호-태그 라인(CMS-Tag Line)을 통해 상기 데이타 변환/결합부(42)에 인가하는데, 상기 송신 메모리부(30)에서 데이타를 판독할 때마다 `1' 씩 증가시킨 값과 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호 중의 송신 데이타의 패킷 프레임의 길이 정보를 비교하여 비교한 값에 따라 진행 신호(COF)나 종료 신호(EOF)를 32 비트의 데이타와 함께 상기 데이타 변환/결합부(42)에 인가하고 상기 시작 제어 레지스터를 초기 상태로 변환시켜 종료 신호(EOF)를 다시 초기의 시작 신호(SOF)로 변환해 준다.By the way, the DMA control / forming unit 41 stores the register and sequentially reads 32-bit long-word data from the transmission memory unit 30, and 4-bit command mode signal CMS and 1-bit tag information. A tag is generated and applied to the data converter / combiner 42 through the data line and the command mode signal-tag line, respectively, with the corresponding 32-bit data. Whenever the data is read by the transmission memory unit 30, a value increased by '1' and the packet frame length information of the transmission data in the transmission command signal applied from the transmission processor unit 20 are compared and compared. Accordingly, a forward signal COF or an end signal EOF is applied to the data conversion / combining section 42 together with 32 bits of data, and the start control register is converted to an initial state to reset the end signal EOF again. Start signal (SOF) Convert to.

그리고, 상기 데이타 변환/결합부(42)는 상기 DMA 제어/형성부(41)로부터 인가되는 32 비트의 데이타를 8 비트로 변형하고 1 비트의 태그 정보(Tag)를 삽입하여 9 비트의 데이타로 변형하며, 상기 DMA 제어/형성부(41)로부터 인가되는 4 비트의 명령 모드 신호(CMS)를 3 비트의 명령 모드로 변형하여 해당 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 다시 초기의 상기 시작 신호(SOF)로 변환될 때까지 계속해서 직렬 통신 송신부(50)로 인가한다.The data converter / combiner 42 transforms 32-bit data applied from the DMA control / former 41 into 8 bits and inserts 1-bit tag information Tag into 9-bit data. In addition, the 4-bit command mode signal (CMS) applied from the DMA control / forming unit 41 is transformed into a 3-bit command mode to reset the corresponding 9-bit data and the 3-bit command mode signal (CMS). It is continuously applied to the serial communication transmitter 50 until it is converted into the start signal SOF.

또한 한편, 상기 수신 DMA부(80)는 도 5에 도시된 바와 같이, 데이타 변환/분리부(81)와 DMA 제어/검출부(82)를 더 포함하여 이루어진다.In addition, the receiving DMA unit 80 further includes a data conversion / separation unit 81 and a DMA control / detection unit 82 as shown in FIG.

그런데, 상기 데이타 변환/분리부(81)는 상기 직렬 통신 수신부(60)를 통해 변형된 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 인가받아 해당 3 비트의 명령 모드 신호(CMS)를 4 비트의 명령 모드 신호(CMS)로 변형하며, 해당 9 비트의 데이타를 8 비트의 데이타와 1 비트의 태그 정보(Tag)로 분리한 후 해당 8 비트의 데이타를 32 비트의 데이타로 역다중화하여 해당 4 비트의 명령 모드 신호(CMS)와 32 비트의 데이타를 상기 DMA 제어/검출부(82)로 인가한다.However, the data converter / separator 81 receives the modified 9-bit data and the 3-bit command mode signal CMS through the serial communication receiver 60 to receive the corresponding 3-bit command mode signal CMS. Is transformed into a 4-bit command mode signal (CMS), and the 9-bit data is separated into 8-bit data and 1-bit tag information (Tag), and the 8-bit data is demultiplexed into 32-bit data. The 4-bit command mode signal CMS and 32-bit data are supplied to the DMA control / detection unit 82.

그리고, 상기 DMA 제어/검출부(82)는 상기 송신 DMA부(40)와 같이 명령 모드 신호(CMS)를 기설정하고 있어 해당 기설정된 명령 모드 신호(CMS)와 상기 데이타 변환/분리부(81)로부터 인가되는 4 비트의 명령 모드 신호(CMS)를 비교하여 상기 시작 신호(SOF)이면 시작 제어 레지스터를 통해 상기 수신 메모리부(70)에 기록을 시작하게 되고 상기 진행 신호(COF)에 계속적으로 송신 데이타를 상기 수신 메모리부(70)에 기록하며, 상기 종료 신호(EOF)에 마지막 송신 데이타를 상기 수신 메모리부(70)에 기록한 후 다시 초기 상태로 변환하여 수신 완료 신호를 상기 수신 프로세서부(90)에 인가한다.The DMA control / detection unit 82 presets a command mode signal CMS, like the transmission DMA unit 40, and the predetermined command mode signal CMS and the data conversion / separation unit 81 are used. Comparing the 4-bit command mode signal (CMS) applied from the start signal (SOF), if the start signal (SOF) is started to write to the receiving memory unit 70 through the start control register and continuously transmitted to the progress signal (COF) Data is written to the receiving memory unit 70, the last transmission data is written to the receiving memory unit 70 in the end signal EOF, and then converted to an initial state again to convert the reception completion signal into the receiving processor unit 90. ) Is applied.

본 발명의 실시예에 따른 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템은 다음과 같이 동작한다.In the large-capacity ICPS according to an embodiment of the present invention, the transmission and reception control system for serial communication operates as follows.

공통 메모리 상의 패킷 프레임 데이타를 송수신할 경우, 종래에 로컬 프로세서의 연속적인 제어 기능으로 로컬 프로세서의 성능을 저하시켰던 것을 본 발명에서는 별도의 DMA 기능을 부여하여 이를 방지할 수 있다.In the case of transmitting and receiving packet frame data on the common memory, it is possible to prevent this by providing a separate DMA function in the present invention that the performance of the local processor is degraded by the continuous control function of the local processor.

도 3을 참고하면, 송신 메모리부(30)에 저장되어 있는 패킷 프레임 데이타를 송신할 경우에, 먼저 송신 프로세서부(20)가 해당 송신 데이타의 시작 위치와 프레임의 길이 정보와 시작을 알리는 정보를 포함하는 송신 명령 신호만을 송신 DMA부(40)에 인가하면, 해당 송신 메모리부(30)에 저장되어 있는 패킷 프레임 데이타를 송신하는 동작이 시작되게 된다.Referring to FIG. 3, in the case of transmitting packet frame data stored in the transmission memory unit 30, the transmission processor unit 20 first transmits the start position of the corresponding transmission data, the length information of the frame, and the information indicating the start. When only the transmission command signal containing the signal is applied to the transmission DMA unit 40, the operation of transmitting the packet frame data stored in the transmission memory unit 30 is started.

이에, 상기 송신 DMA부(40)는 순차적으로 상기 송신 메모리부(30)에 저장되어 있는 데이타를 판독하고 태그 정보(Tag)를 생성하여 직렬 통신 송신부(50)에 기록하는 동작을 수행하게 된다.Accordingly, the transmission DMA unit 40 sequentially reads data stored in the transmission memory unit 30, generates tag information Tag, and writes the data to the serial communication transmission unit 50.

그리고, 상기 판독한 프레임 데이타의 송신이 시작됨을 알리는 시작 신호(SOF), 상기 판독한 프레임 데이타의 송신이 계속 진행되고 있음을 알리는 진행 신호(COF) 및 상기 판독한 프레임 데이타의 송신이 종료되었음을 알리는 종료 신호(EOF)의 4 비트 벡터(Vector)값들을 나타내는 명령 모드 신호(CMS)를 아래의 표 1과 같은 예로 미리 설정해 둔다.Then, a start signal (SOF) indicating that the transmission of the read frame data is started, a progress signal (COF) indicating that transmission of the read frame data continues, and informing that the transmission of the read frame data is finished. The command mode signal CMS representing the 4-bit vector values of the end signal EOF is preset in the example shown in Table 1 below.

비트 3Bit 3 비트 2Bit 2 비트 1Bit 1 비트 0Bit 0 SOFSOF 1One 1One 1One 1One COFCOF 1One 1One 00 00 EOFEOF 00 00 00 00

또한, 상기 판독한 32 비트의 데이타를 8 비트의 데이타로 변형하고 1 비트의 상기 태그 정보(Tag)를 삽입하여 9 비트의 데이타 모드를 생성하며, 4 비트로 생성된 상기 명령 모드 신호(CMS)를 3 비트의 명령 모드로 바꾸어 상기 직렬 통신 송신부(50)에 출력한다. 즉, 상기 판독한 데이타와 명령 모드 신호(CMS)를 상기 직렬 통신 송신부(50)에서 처리될 수 있는 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)로 변형하여 인가한다.In addition, the read 32-bit data is transformed into 8-bit data, and the 1-bit tag information Tag is inserted to generate a 9-bit data mode, and the command mode signal CMS generated by 4 bits is generated. The serial communication transmitter 50 outputs the command mode of 3 bits. In other words, the read data and the command mode signal CMS are transformed into 9-bit data and 3-bit command mode signal CMS that can be processed by the serial communication transmitter 50.

이에 따라, 상기 직렬 통신 송신부(50)는 상기 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 직렬로 변형하고, 해당 직렬 데이타를 직렬 통신 수신부(60)로 출력한다.Accordingly, the serial communication transmitter 50 deforms the 9-bit data and the 3-bit command mode signal CMS in series, and outputs the serial data to the serial communication receiver 60.

한편, 상기 직렬 데이타는 상기 직렬 통신 수신부(60)를 통해 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)로 변형되어 수신 DMA부(80)로 입력된다.On the other hand, the serial data is transformed into 9-bit data and 3-bit command mode signal (CMS) through the serial communication receiving unit 60 and input to the receiving DMA unit 80.

이에, 상기 수신 DMA부(80)는 32 비트의 데이타와 4 비트의 명령 모드 신호(CMS)로 분리하는데, 즉 상기 3 비트의 명령 모드 신호(CMS)는 4 비트의 명령 모드 신호(CMS)로 변형되어 비교/검사되어지며, 상기 9 비트의 데이타는 8 비트의 데이타와 1 비트의 태그 정보(Tag)로 분리된 후 해당 8 비트의 데이타는 32 비트 데이타로 변형되고 1 비트의 태그 정보(Tag)가 검출되어진다.Accordingly, the receiving DMA unit 80 separates the 32-bit data and the 4-bit command mode signal CMS, that is, the 3-bit command mode signal CMS is converted into the 4-bit command mode signal CMS. The 9-bit data is divided into 8-bit data and 1-bit tag information (Tag), and the 8-bit data is transformed into 32-bit data and 1-bit tag information (Tag). ) Is detected.

그리고, 상기 시작 신호(SOF), 진행 신호(COF) 및 종료 신호(EOF)를 나타내는 4 비트의 명령 모드 신호(CMS)를 정의하여 미리 설정하고 있으므로 해당 기설정된 4 비트의 명령 모드 신호(CMS)에 해당 분리된 4 비트의 명령 모드 신호(CMS)와 비교하여 상기 직렬 데이타의 시작, 진행 및 종료를 판단하게 된다.In addition, since the 4-bit command mode signal CMS indicating the start signal SOF, the progress signal COF, and the end signal EOF is defined and set in advance, the corresponding 4-bit command mode signal CMS is defined. The start, progress, and end of the serial data are determined by comparing with the separated 4-bit command mode signal (CMS).

즉, 먼저 상기 직렬 데이타가 인가되기 전에 상기 기설정된 시작 신호(SOF)의 값을 세팅(Setting)해 두고 비교한 결과가 시작 신호(SOF)이면, 상기 기설정된 명령 모드 신호(CMS)의 값들과 계속 비교하면서 비교한 결과가 진행 신호(COF)이면 상기 패킷 프레임 데이타의 송수신 동작을 계속 수행하게 되며, 비교한 결과가 종료 신호(EOF)이면 상기 패킷 프레임 데이타의 송수신 동작을 종료하여 다시 초기 상태로 돌아 가서 수신 프로세서부(90)에 동작이 끝났음을 통보한다.That is, when the value of the preset start signal SOF is set and compared before the serial data is applied, if the result of the comparison is the start signal SOF, the values of the preset command mode signal CMS are compared. If the comparison result is the progress signal COF, the transmission and reception operation of the packet frame data is continued. If the comparison result is the end signal (EOF), the transmission and reception operation of the packet frame data is terminated and returned to the initial state. Returning to the receiving processor 90, the operation is finished.

이에 따라, 상기 수신 프로세서부(90)는 데이타 송수신의 모든 동작을 완료시킨다.Accordingly, the reception processor unit 90 completes all operations of data transmission and reception.

그러면, 도 4를 참고하여 상기 송신 DMA부(40)를 보다 자세히 살펴보면, 상기 송신 DMA부(40)의 DMA 제어/형성부(41)는 시작 어드레스를 알리는 시작 제어 레지스터와 시작 제어 및 전송할 패킷의 길이 정보를 알리는 레지스터를 두어 순차적으로 상기 송신 메모리부(30)에서 32 비트 롱-워드 데이타를 판독하며, 프레임 데이타의 시작과 끝, 그리고 진행 중임을 알리는 4 비트의 벡터 값을 미리 정해 둔 4 비트의 명령 모드 신호(CMS)와 1 비트의 태그 정보(Tag)를 생성하여 해당 판독한 데이타와 함께 상기 DMA부(40)의 데이타 변환/결합부(42)에 인가한다.Then, referring to FIG. 4, the transmission DMA unit 40 will be described in more detail. The DMA control / forming unit 41 of the transmission DMA unit 40 has a start control register indicating a start address and a start control register and a packet to be transmitted. A register for indicating length information is sequentially read out of the 32-bit long-word data from the transmission memory unit 30, and a 4-bit vector value having a predetermined 4-bit vector value indicating the start and end of the frame data and that it is in progress. A command mode signal CMS of 1 and tag information Tag of 1 bit are generated and applied to the data conversion / combining unit 42 of the DMA unit 40 together with the read data.

이에, 상기 데이타 변환/결합부(42)는 상기 판독한 32 비트의 데이타를 8 비트로 변형하고 1 비트의 태그 정보(Tag)를 삽입하여 9 비트의 데이타 모드와 4 비트로 생성된 명령 모드 신호(CMS)를 3 비트의 명령 모드로 바꾸어 출력시킨다.Accordingly, the data converter / combiner 42 transforms the read 32-bit data into 8 bits and inserts 1-bit tag information Tag into a 9-bit data mode and a 4-bit command mode signal (CMS). ) Is converted to the 3-bit command mode and output.

즉, 동작 시작 후 상기 송신 메모리부(30)로부터 첫 번째 데이타를 판독하여 해당 값과 함께 상기 시작 신호(SOF)를 각각 데이타 라인과 명령 모드 신호-태그 라인을 통해 상기 데이타 변환/결합부(42)로 인가한다.That is, after the start of operation, the first data is read from the transmission memory unit 30 and the start signal SOF is transmitted along with the corresponding value through the data line and the command mode signal-tag line, respectively. Is applied.

그리고, 상기 데이타 변환/결합부(42)에서는 수신된 32 비트 롱-워드 데이타를 8 비트로 변환하고 해당 8 비트 데이타와 1 비트 태그 정보(Tag)의 다중화 및 4 비트의 명령 모드 신호(CMS)를 3 비트로 부호화하여 출력하게 된다.The data converter / combiner 42 converts the received 32-bit long-word data into 8 bits, multiplexes the corresponding 8-bit data and 1-bit tag information Tag, and outputs a 4-bit command mode signal CMS. 3 bits are encoded and output.

또한, 상기 DMA 제어/형성부(41)는 상기 송신 메모리부(30)로부터 두 번째 데이타를 판독하고 해당 값과 함께 상기 진행 신호(COF)를 상기 데이타 형성부(42)로 보내며, 상기 송신 메모리부(30)에서 데이타를 판독할 때마다 `1' 씩 증가시킨 값과 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호 중의 송신 데이타의 패킷 프레임의 길이 정보를 비교하고 상기 송신 메모리부(30)에서 데이타를 판독할 때마다 `1' 씩 증가시킨 값이 상기 송신 프로세서부(20)로부터 인가되는 정보보다 적으면 계속해서 데이타를 판독하고 상기 진행 신호(COF)를 상기 데이타 변환/결합부(42)로 인가한다.Further, the DMA control / forming section 41 reads the second data from the transmitting memory section 30 and sends the progress signal COF to the data forming section 42 along with the corresponding value, and transmits the transmission memory. Each time the data is read by the unit 30, the value increased by '1' is compared with the length information of the packet frame of the transmission data in the transmission command signal applied from the transmission processor unit 20, and the transmission memory unit 30 is compared. If the value incremented by '1' every time data is read from the transmission processor unit 20 is less than the information applied from the transmission processor unit 20, the data is continuously read and the progress signal COF is read. 42).

그리고, 상기 데이타 변환/결합부(42)에서는 상기 DMA 제어/형성부(41)로부터 인가되는 32 비트의 데이타 및 명령 모드 신호-태그 라인을 통해 인가되는 4 비트의 명령 모드 신호(CMS)와 1 비트의 태그 정보(Tag) 값들을 계속해서 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)인 12 비트의 출력으로 변형시켜 상기 직렬 통신 송신부(50)로 인가한다.In the data conversion / combining section 42, a 4-bit command mode signal CMS applied through the 32-bit data and command mode signal-tag line applied from the DMA control / forming section 41 and 1 is used. The tag information (Tag) values of the bits are continuously transformed into the output of 12 bits which is 9 bits of data and the 3 bits of the command mode signal (CMS) and applied to the serial communication transmitter 50.

그리고 또한, 상기 DMA 제어/형성부(41)에서 상기 송신 메모리부(30)로부터 송신 데이타를 판독할 때마다 `1' 씩 증가시킨 값이 상기 송신 프로세서부(20)로부터 인가되는 프레임 길이 정보와 동일하면, 마지막 송신 데이타와 함께 종료 신호(EOF)를 각각 데이타 라인과 명령 모드 신호-태그 라인을 통해 상기 데이타 변환/결합부(42)에 인가하고 처음 상태로 돌아가게 되는데 상기 시작 제어 레지스터가 초기 상태로 변환하여 상기 종료 신호(EOF)를 다시 초기의 시작 신호(SOF)로 바꾸어 준다.Further, each time the DMA control / forming section 41 reads the transmission data from the transmission memory section 30, the value increased by '1' is determined by the frame length information applied from the transmission processor section 20. If the same, the end signal (EOF) together with the last transmission data is applied to the data conversion / combining section 42 via the data line and the command mode signal-tag line, respectively, and the initial control register is returned to the initial state. By converting to a state, the end signal EOF is changed back to the initial start signal SOF.

한편, 도 5를 참고하여 상기 수신 DMA부(80)를 보다 자세히 살펴보면, 상기 수신 DMA부(80)의 데이타 변환/분리부(81)는 데이타의 수신 시에 상기 직렬 통신 수신부(60)를 통해 변형된 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 인가받는데, 해당 3 비트의 명령 모드 신호(CMS)는 4 비트의 명령 모드 신호(CMS)로 변형되며, 해당 9 비트의 데이타는 8 비트의 데이타와 1 비트의 태그 정보(Tag)로 분리되어 해당 태그 정보(Tag)가 검출되고 해당 8 비트의 데이타는 32 비트의 데이타로 역다중화되어 해당 4 비트의 명령 모드 신호(CMS)와 32 비트의 데이타가 상기 수신 DMA부(80)의 DMA 제어/검출부(82)로 인가된다.Meanwhile, referring to FIG. 5, the reception DMA unit 80 will be described in more detail. The data conversion / separation unit 81 of the reception DMA unit 80 may receive data through the serial communication reception unit 60. The modified 9-bit data and the 3-bit command mode signal CMS are applied. The 3-bit command mode signal CMS is transformed into the 4-bit command mode signal CMS. The tag information Tag is detected by separating the 8-bit data and the 1-bit tag information Tag, and the 8-bit data is demultiplexed into 32-bit data, and the 4-bit command mode signal CMS 32 bits of data are applied to the DMA control / detection unit 82 of the receiving DMA unit 80.

이에, 상기 DMA 제어/검출부(82)에서는 상기 송신 DMA부(40)와 같이 시작 신호(SOF), 진행 신호(COF) 및 종료 신호(EOF)를 나타내는 명령 모드 신호(CMS)를 기설정되고 있고 해당 기설정된 명령 모드 신호(CMS)와 상기 데이타 변환/분리부(81)로부터 인가되는 4 비트의 명령 모드 신호(CMS)를 비교하여 상기 데이타 변환/분리부(81)로부터 인가되는 32 비트 데이타의 시작과 종료를 판단할 수 있는데, 상기 시작 신호(SOF)이면 시작 제어 레지스터를 통해 상기 수신 메모리부(70)에 기록을 시작하게 되고 상기 진행 신호(COF)에 계속적으로 송신 데이타를 상기 수신 메모리부(70)에 기록하며, 상기 종료 신호(EOF)에 마지막 송신 데이타를 상기 수신 메모리부(70)에 기록한 후 다시 초기 상태로 돌아가고 상기 수신 프로세서부(90)에 데이타의 수신 동작이 끝났음을 통보한다.Accordingly, the DMA control / detection unit 82 presets the command mode signal CMS indicating the start signal SOF, the progress signal COF, and the end signal EOF, similarly to the transmission DMA unit 40. Comparing the predetermined command mode signal CMS with the 4-bit command mode signal CMS applied from the data conversion / separation unit 81, the 32-bit data applied from the data conversion / separation unit 81 is compared. Start and end may be determined. If the start signal SOF is used, recording is started in the receiving memory unit 70 through a start control register, and transmission data is continuously transmitted to the progress signal COF. And writes the last transmission data to the receiving memory unit 70 in the termination signal EOF, and returns to the initial state, and notifies the receiving processor unit 90 that the reception operation of the data is completed. .

상술한 바와 같이 별도의 송신 DMA부(40)와 수신 DMA부(80)를 두므로서, 상기 송수신 프로세서(20, 90)가 직렬로 데이타를 송수신하는데 연속적으로 관여하지 않고 상기 송신 DMA부(40)와 수신 DMA부(80)에 데이타의 송신을 알리는 송신 명령 신호만 인가하여 다른 처리해야 할 명령을 계속 수행함으로 성능 저하를 방지할 수 있으며, 다른 여러 개의 서브 시스템과 보다 효율적으로 데이타를 송수신할 수 있다.By having separate transmission DMA unit 40 and receiving DMA unit 80 as described above, the transmission DMA unit 40 is not involved in the transmission and reception of the data serially by the transmission and reception processor 20, 90 in series. ) And only the transmission command signal informing the data transmission to the receiving DMA unit 80 to continue the other command to be processed to prevent performance degradation, and to send and receive data more efficiently with several other subsystems. Can be.

이상과 같이, 본 발명에 의해 프로세서의 송신 명령 신호를 인가받아 송신 DMA부에서 송신 메모리부로부터 데이타를 판독하고 태그 정보와 명령 모드 신호를 생성한 후 직렬 통신 송신부에 적당한 형태로 9 비트 데이타와 3 비트 명령 모드 신호로 변형하며 해당 변형된 신호를 수신받아 수신 DMA부에서 32 비트 데이타와 4 비트 명령 보드 신호로 변환/분리하여 검출하므로 다양한 직렬 통신용 모듈에 접속이 가능하여 프로세서의 부담을 감소시켜 성능을 향상시키고 고속 직렬 통신에 적합하다.As described above, according to the present invention, after receiving the transmission command signal of the processor, the transmitting DMA unit reads data from the transmitting memory unit, generates tag information and command mode signal, and then transmits 9-bit data and 3 in a form suitable for the serial communication transmitting unit. It transforms into a bit command mode signal and converts / separates and detects the converted signal into 32-bit data and 4-bit command board signal in the receiving DMA unit, which can be connected to various serial communication modules to reduce the burden on the processor. It is suitable for high speed serial communication.

Claims (1)

대용량 ICPS에서 직렬 통신의 송수신 제어 시스템에 있어서, 32 비트의 송신 데이타의 시작 위치와 프레임의 길이 정보와 전송 시작을 알리는 정보를 구비하는 송신 명령 신호만을 인가하는 송신 프로세서부(20)와; 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호에 따라 송신될 패킷 프레임 데이타인 상기 32 비트의 송신 데이타를 저장하는 송신 메모리부(30)와; DMA 제어/형성부(41)와 데이타 변환/결합부(42)를 구비하되, 해당 DMA 제어/형성부(41)에서 상기 송신 프로세서부(20)로부터 송신 명령 신호를 인가받아 상기 송신 메모리부(30)에 저장된 32 비트의 송신 데이타를 순차적으로 판독하고 해당 데이타 변환/결합부(42)에서 해당 판독된 32 비트의 송신 데이타를 8 비트의 데이타로 다중화하며, 해당 DMA 제어/형성부(41)에서 1 비트의 태그 정보(Tag)를 생성하고 해당 데이타 변환/결합부(42)에서 해당 1 비트의 태그 정보(Tag)를 해당 8 비트의 데이타에 삽입하여 9 비트의 데이타를 생성하며, 해당 DMA 제어/형성부(41)에서 상기 송신 메모리부(30)로부터 송신 데이타를 판독할 때마다 `1' 씩 증가시킨 값이 상기 송신 프로세서부(20)로부터 인가되는 송신 명령 신호 중의 프레임 길이 정보와 동일할 때까지 시작 신호(SOF), 진행 신호(COF) 및 종료 신호(EOF)의 4 비트 명령 모드 신호(CMS)를 생성하고 해당 데이타 변환/결합부(42)에서 해당 4 비트 명령 모드 신호(CMS)를 3 비트의 명령 모드 신호(CMS)로 변형하여 해당 변형된 3 비트의 명령 모드 신호(CMS)와 9 비트의 데이타를 인가하는 송신 DMA부(40)와; 상기 송신 DMA부(40)로부터 인가되는 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)를 직렬로 변형하여 해당 직렬 데이타를 송신하는 직렬 통신 송신부(50)와; 상기 직렬 통신 송신부(50)로부터 수신되는 직렬 데이타를 9 비트의 데이타와 3 비트의 명령 모드 신호(CMS)로 변형시켜 인가하는 직렬 통신 수신부(60)와; 인가되는 역다중화된 32 비트의 데이타를 어드레스와 함께 저장하는 수신 메모리부(70)와; 데이타 변환/분리부(81)와 DMA 제어/검출부(82)를 구비하되, 해당 데이타 변환/분리부(81)에서 상기 직렬 통신 수신부(60)로부터 인가되는 3 비트의 명령 모드 신호(CMS)를 4 비트의 명령 모드 신호(CMS)로 변형하고 상기 직렬 통신 수신부(60)로부터 인가되는 9 비트의 데이타를 8 비트의 데이타와 1 비트의 태그 정보(Tag)로 분리한 후 해당 8 비트의 데이타를 32 비트 데이타로 역다중화하며, 해당 DMA 제어/검출부(82)에서 기설정된 시작 신호(SOF), 진행 신호(COF) 및 종료 신호(EOF)의 4 비트 명령 모드 신호(CMS)와 해당 변형된 4 비트의 명령 모드 신호(CMS)를 비교하여 해당 비교한 결과에 따라 상기 역다중화된 32 비트의 데이타를 상기 수신 메모리부(70)에 저장하거나 수신 완료 신호를 인가하고 초기 상태로 만드는 수신 DMA부(80)와; 상기 수신 DMA부(80)로부터 인가되는 수신 완료 신호에 따라 데이타의 수신 동작을 완료시키는 수신 프로세서부(90)를 포함하여 이루어진 것을 특징으로 하는 대용량 ICPS에서 직렬 통신의 송수신 제어 시스템.A transmission / reception control system for serial communication in high-capacity ICPS, comprising: a transmission processor unit (20) for applying only a transmission command signal having a start position of 32-bit transmission data, length information of a frame, and information informing transmission start; A transmission memory section (30) for storing the 32-bit transmission data which is packet frame data to be transmitted in accordance with a transmission command signal applied from said transmission processor section (20); A DMA control / forming unit 41 and a data converting / combining unit 42 are provided, and the DMA control / forming unit 41 receives a transmission command signal from the transmitting processor unit 20 and transmits the transmission memory unit ( 30-bit transmission data stored in 30) are sequentially read, and the data conversion / combining section 42 multiplexes the read 32-bit transmission data into 8-bit data, and the corresponding DMA control / forming section 41 Generates tag information (tag) of 1 bit and inserts the tag information (tag) of 1 bit into the 8 bits of data in the data conversion / combining unit (42) to generate 9 bits of data, and the corresponding DMA Each time the control / forming section 41 reads the transmission data from the transmission memory section 30, the value increased by '1' is equal to the frame length information in the transmission command signal applied from the transmission processor section 20. FIG. Until the start signal (SOF), the progress signal Generates a 4-bit command mode signal (CMS) of the COF and the end signal (EOF), and converts the 4-bit command mode signal (CMS) from the corresponding data conversion / combining section 42 into a 3-bit command mode signal (CMS). A transmission DMA unit 40 for applying the modified 3-bit command mode signal CMS and 9-bit data; A serial communication transmitter (50) for modifying the 9-bit data and the 3-bit command mode signal (CMS) applied from the transmitting DMA unit 40 in series and transmitting the serial data; A serial communication receiver (60) for transforming and applying serial data received from the serial communication transmitter (50) into 9-bit data and 3-bit command mode signal (CMS); A receiving memory section 70 for storing the applied demultiplexed 32-bit data with an address; A data conversion / separation unit 81 and a DMA control / detection unit 82 are provided, and the data conversion / separation unit 81 receives a 3-bit command mode signal CMS applied from the serial communication receiver 60. After transforming into a 4-bit command mode signal (CMS) and separating the 9-bit data applied from the serial communication receiver 60 into 8-bit data and 1-bit tag information Tag, the 8-bit data is divided. Demultiplexed into 32-bit data, the 4-bit command mode signal (CMS) of the start signal (SOF), the progress signal (COF), and the end signal (EOF) preset by the corresponding DMA control / detection unit 82 and the modified 4 A receiving DMA unit for storing the demultiplexed 32 bits of data in the receiving memory unit 70 or applying a receiving completion signal to an initial state by comparing a command mode signal CMS of bits; 80); And a reception processor unit (90) for completing a data reception operation according to a reception completion signal applied from the reception DMA unit (80).
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