KR0176176B1 - Nand-type non-volatile memory device - Google Patents
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Abstract
본 발명은 NAND형 비휘발성 메모리 소자에 관한 것으로서, 각 스트링에 포함되는 채널공핍형 및 채널증가형 선택트랜지스터 중에서 채널공핍형 선택트래지스터의 문턱전압을 증가시켜 셀동작 성능을 향상시킨다.The present invention relates to a NAND type nonvolatile memory device, and improves cell operation performance by increasing a threshold voltage of a channel depletion type select transistor among channel depletion type and channel increase type select transistors included in each string.
본 발명은 채널공핍형(depletion mode) 선택트랜지스터, 채널증가형(enhancement mode) 선택트랜지스터, 다수의 셀트랜지스터가 직렬 연결되는 스트링이 2차원적으로 배열되고, 2개의 스트링마다 하나씩의 비트라인이 비트라인 콘택(bit line contact)을 통해 연결되어 이루어지는 NAND형 비휘발성 메모리 소자에 있어서, 상기 채널공핍형 선택트랜지스터의 게이트 산화막의 두께가 상기 채널증가형 선택트랜지스터의 게이트 산화막의 두께보다 더 두껍게 형성된 것을 특징으로 한다.In the present invention, a channel depletion mode selection transistor, a channel enhancement mode selection transistor, and a string in which a plurality of cell transistors are connected in series are two-dimensionally arranged, one bit line for each two strings. A NAND type nonvolatile memory device connected through a bit line contact, wherein the gate oxide layer of the channel depletion select transistor is formed to be thicker than the gate oxide layer of the channel increase select transistor. It is done.
Description
제1도는 NAND형 비휘발성 메모리 소자를 구성하는 기본 스트링의 요소를 나타내는 레이아웃의 평면도이다.FIG. 1 is a plan view of a layout showing elements of basic strings constituting a NAND type nonvolatile memory device.
제2도는 제1도의 등가회로도이다.2 is an equivalent circuit diagram of FIG.
제3도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자를 구성하는 스트링블록을 나타내는 등가회로도이다.3 is an equivalent circuit diagram illustrating a string block constituting a NAND type nonvolatile memory device according to the prior art.
제4도는 제3도의 레이아웃 평면도이다.4 is a layout plan view of FIG.
제5도는 제4도의 X-X'의 단면도로서 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 단면도이다.FIG. 5 is a cross-sectional view taken along line X-X 'of FIG. 4, and is a cross-sectional view of a NAND type nonvolatile memory device according to the prior art.
제6도 및 제7도는 본 발명에 의한 NAND형 비휘발성 메모리 소자에서 게이트 산화막의 형상을 나타내는 단면도이다.6 and 7 are cross-sectional views showing the shape of the gate oxide film in the NAND type nonvolatile memory device according to the present invention.
제8도는 제4도의 X-X'의 단면도로서 본 발명에 의한 NAND형 비휘발성 메모리 소자의 단면도이다.8 is a cross-sectional view taken along line X-X 'of FIG. 4, and a cross-sectional view of a NAND type nonvolatile memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100, 200 : 스트링 B/L : 비트라인100, 200: String B / L: Bitline
S/L : 소오스 라인 W/L1, W/L2,...W/Ln-1, W/Ln : 워드라인S / L: Source lines W / L1, W / L2, ... W / Ln-1, W / Ln: Word lines
SSL1, SSL2 : 스트링 선택 라인 S1', S2 : 채널공핍형 선택트랜지스터SSL1, SSL2: String select line S1 ', S2: Channel depletion select transistor
S1, S2' : 채널증가형 선택트랜지스터S1, S2 ': Channel increase select transistor
C1, C1', C2, C2'...,Cn-1, Cn-1', Cn, Cn' : 셀트랜지스터C1, C1 ', C2, C2' ..., Cn-1, Cn-1 ', Cn, Cn': cell transistor
210 : 채널공핍형 선택트랜지스터의 형성위치210: formation position of the channel depletion type transistor
220 : 채널증가형 선택트랜지스터의 형성위치220: formation position of the channel increase select transistor
230 : 다수의 셀트랜지스터의 형성위치230: formation position of a plurality of cell transistors
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서 특히, 각 스트링에 포함되는 채널공핍형 및 채널증가형 선택트랜지스터 중에서 채널공핍형 선택트랜지스터의 문턱전압을 증가시켜 셀 동작 성능을 향상시킬 수 있는 NAND형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of fabricating the same. In particular, among the channel depletion type and channel increase type selection transistors included in each string, the threshold voltage of the channel depletion type selection transistor can be increased to improve cell operation performance. A NAND type nonvolatile memory device and a method of manufacturing the same.
최근 전기적으로 데이터의 소거 및 개서가 가능한 비휘발성 메모리 소자(Electrically Erasable and Programmable Read Only Memory : EEPROM)는 점점 고집적화되고 대용량화되는 추세이다. 일반적으로 비휘발성 메모리 소자를 이루는 셀트랜지스터는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)를 가지며, 연결형태에 따라 크게 NOR형과 NAND형으로 나누어진다.In recent years, electrically erasable and programmable read only memory (EEPROM), which is capable of electrically erasing and rewriting data, has become increasingly integrated and large in capacity. In general, a cell transistor constituting a nonvolatile memory device has a floating gate and a control gate, and is divided into a NOR type and a NAND type according to a connection type.
상기 NOR형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성된다. 상기의 NOR형 비휘발성 메모리 소자는 데이터를 저장시키는 경우에는 채널 핫 일렉트론(channel hot electron)방식을 사용하고, 데이터를 소거시키는 경우에는 F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용한다. 상기와 같은 동작을 위해 큰 셀전류를 사용함으로서 고집적화에 불리한 단점이 있으나 고속화에 용이하게 대응할 수 있는 장점이 있다.The NOR type nonvolatile memory device is configured such that several memory cells are connected to one bit line in parallel by sharing one bit line contact and a source line with two memory cells facing each other. The NOR type nonvolatile memory device uses a channel hot electron method for storing data and a Fowler-Nordheim tunneling method for erasing data. Using a large cell current for the above operation has a disadvantage in that it is disadvantageous to high integration, but there is an advantage that it can easily cope with high speed.
한편, 상기 NAND형 비휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 각각의 셀 스트링은 복수개의 셀트랜지스터가 비트라인과 직렬로 연결되도록 구성된다. 상기 NAND형 비휘발성 메모리 소자는 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 기판과 플로팅 게이트 사이에 F-N 터널링이 발생되어 데이터의 저장과 소거가 실시된다. 상기의 동작에서는 적은 셀전류를 사용하게 되어 고속화에 불리한 점이 있으나 고집적화에 유리한 장점이 있다.Meanwhile, in the NAND type nonvolatile memory device, two cell strings share one bit line contact and a source line, and each cell string is configured such that a plurality of cell transistors are connected in series with the bit line. . In the NAND type nonvolatile memory device, F-N tunneling is generated between a substrate and a floating gate according to a voltage applied to a control gate or a substrate to store and erase data. In the above operation, a small cell current is used, but there is a disadvantage in speeding up, but there is an advantage in high integration.
결론적으로, NAND형 메모리 셀은 NOR형 메모리 셀에 비해 집적도가 높기 때문에 메모리 소자의 대용량화를 위해서는 NAND형 비휘발성 메모리 소자가 바람직하다.In conclusion, NAND type memory cells have a higher degree of integration than NOR type memory cells, and therefore, NAND type nonvolatile memory devices are preferable for increasing the capacity of memory devices.
이하, 기본적인 NAND형 비휘발성 메모리 소자를 첨부된 도면과 함께 상세하게 설명한다.Hereinafter, a basic NAND type nonvolatile memory device will be described in detail with reference to the accompanying drawings.
상기 NAND형 비휘발성 메모리 소자는 동일한 형태로 이루어지는 다수의 스트링이 2차원적으로 배열되어 구성되기 때문에 하나의 스트링을 설명한다.The NAND type nonvolatile memory device describes one string because a plurality of strings having the same shape are arranged in two dimensions.
제1도는 하나의 스트링의 레이아웃을 나타내는 평면도이고, 제2도는 제1도의 등가회로도이다.FIG. 1 is a plan view showing the layout of one string, and FIG. 2 is an equivalent circuit diagram of FIG.
상기 제1도 및 제2도를 참조하면, 스트링의 구조는 소정의 폭(X)과 길이(Y)의 곱에 의한 면적에 스트링 선택트랜지스터(S1)와, 복수개의 셀트랜지스터(C1....Cn)와, 소오스 선택트랜지스터(S2)가 비트라인(B/L) 및 소오스라인(S/L) 사이에 순차적으로 직렬 연결되어 이루어진다.Referring to FIGS. 1 and 2, the structure of a string includes a string select transistor S1 and a plurality of cell transistors C1 ... .Cn) and the source select transistor S2 are sequentially connected between the bit line B / L and the source line S / L.
상기와 같은 스트링이 2차원적으로 배열되어 이루어지는 NAND형 비휘발성 메모리 소자는 각 스트링 마다 비트라인용 콘택이 배치되기 때문에 고집적화될수록 상기 비트라인용 콘택의 크기가 축소되고, 비트라인용 배선층의 상기 비트라인용 콘택에 대한 오버랩(overlap)이 축소되는 동시에 n+ 액티브영역의 상기 비트라인용 콘택에 대한 오버랩이 축소되어 포토(photo)공정의 한계에 도달하거나 공정 마진이 작게 되어 제조공정이 어렵게 되는 문제점이 발생하였다.In the NAND type nonvolatile memory device in which the strings are two-dimensionally arranged, bit line contacts are disposed in each string, and as the density becomes higher, the size of the bit line contacts is reduced, and the bits of the bit line wiring layer are reduced. The overlap of the line contact is reduced and the overlap of the bit line contact of the n + active region is reduced so that the limit of the photo process is reached or the process margin is small, making the manufacturing process difficult. Occurred.
상기한 문제점을 해결하기 위한 NAND형 비휘발성 메모리 소자는 서로 다른 문턱전압을 갖는 2가지의 선택트랜지스터를 비트라인 콘택 아래에 배치하고, 인접한 스트링과는 하나의 비트라인 콘택을 통하여 하나의 비트라인을 공유하도록 연결된다. 결국, 2개의 스트링마다 하나의 비트라인 콘택이 배치되어 구성된다.In order to solve the above problem, a NAND type nonvolatile memory device has two select transistors having different threshold voltages under a bit line contact, and a bit line is connected to an adjacent string through one bit line contact. Connected to share. As a result, one bit line contact is arranged every two strings.
상기와 같이 구성된 NAND형 비휘발성 메모리 소자에서는 동작시 선택된 비트라인이 페이지버퍼(page buffer)에 연결되고, 비선택된 비트라인은 그라운드전위 또는 플로팅(floating)되어 소오스의 역할을 하게 된다.In the NAND type nonvolatile memory device configured as described above, a selected bit line is connected to a page buffer during operation, and the non-selected bit line is grounded or floated to serve as a source.
상기와 같은 구성에서는 소오스라인의 저항이 금속저항 성분만 존재하기 때문에 아주 작게 되는 효과가 있다. 그러나 비트라인의 피치(pitch)는 기본적인 경우와 동일하게 되어 포토공정이 어렵게 되는 문제점이 있으며, 상기 서로 다른 문턱전압을 갖는 2가지의 선택트랜지스터를 제조하기 위해서는 별도의 추가적인 마스킹레이어(masking layer)가 필요하게 되는 문제점이 있다.In such a configuration, the resistance of the source line is very small because only the metal resistance component is present. However, the pitch of the bit line is the same as the basic case, which makes the photo process difficult. In order to manufacture two selection transistors having different threshold voltages, an additional additional masking layer is required. There is a problem that becomes necessary.
또한, 상기 선택트랜지스터가 2[V]의 문턱전압을 갖는 경우에는 그에 의해 읽기(read) 동작시 스트링전류가 감소하여 고집적화에 장애를 주는 문제점이 있으며, 프로그램(program) 동작시에는 선택트랜지스터의 게이트단자에 구동전압Vcc가 인가되지 못하고 1.5[V]가 인가되어 비선택된 비트라인에 중속되는 셀트랜지스터의 채널에는 1.5V 선택트랜지스터의 문턱전압에 해당하는 낮은 전압이 인가되기 때문에 비선택된 비트라인에 중속되는 셀트랜지스터에서 프로그램 간섭(program interference)이 발생되어 오동작을 유발시키는 문제점이 있다.In addition, when the selection transistor has a threshold voltage of 2 [V], there is a problem in that a string current decreases during read operation, thereby impeding high integration, and a gate of the selection transistor during a program operation. Medium voltage is applied to the unselected bit line because the low voltage corresponding to the threshold voltage of the 1.5 V select transistor is applied to the channel of the cell transistor which is not applied to the terminal and the 1.5 V is applied to the terminal. There is a problem in that program interference occurs in a cell transistor that causes a malfunction.
이하, 상기와 같은 문제점을 개선하기 위한 종래 기술의 NAND형 비휘발성 메모리 소자를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a NAND type nonvolatile memory device of the related art for improving the above problems will be described in detail with reference to the accompanying drawings.
제3도는 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 일부를 나타내는 등기회로도이고, 제4도는 제3도에 대한 레이아웃의 평면도이고, 제5도는 제4도의 Y-Y'에 의한 수직단면도이다.FIG. 3 is a registered circuit diagram showing a part of the NAND type nonvolatile memory device according to the prior art, FIG. 4 is a plan view of the layout with respect to FIG. 3, and FIG. 5 is a vertical sectional view taken along the line Y-Y 'in FIG.
이하 설명되는 종래의 NAND형 비휘발성 메모리 소자는 하나의 비트라인을 공유하는 2개의 스트링으로 구성되는 스트링블록이 2차원적으로 배역되어 이루어진다. 따라서 이하의 설명에서는 하나의 스트링블록을 설명하고자 한다.In the conventional NAND type nonvolatile memory device described below, a string block composed of two strings sharing one bit line is two-dimensionally distributed. Therefore, in the following description, one string block will be described.
제3도 또는 제4도를 참조하면, 종래 기술에 의한 NAND형 비휘발성 메모리 소자의 각 스트링블록은 제1선택트랜지스터(S1,S1'), 제2선택트랜지스터(S2,S2'), 다수의 셀트랜지스터(C1,....Cn, C1',....Cn')가 순차적으로 직렬로 연결되는 2개의 스트링(100,200)이 동일 방향으로 나란히 위치되고; 각 스트링(100,200)의 제1선택트랜지스터(S1,S1')의 드레인 단자는 서로 연결되어 비트라인 콘택을 통해 비트라인(B/L)과 연결되고; 각 스트링(100,200)의 마지막 셀트랜지스터(Cn,Cn')의 소오스 단자는 서로 소오스라인(S/L)을 통해 연결된다.3 or 4, each string block of the NAND type nonvolatile memory device according to the prior art includes a first selection transistor (S1, S1 '), a second selection transistor (S2, S2'), and a plurality of string blocks. Two strings 100 and 200 in which the cell transistors C1, ..., Cn, C1 ', ..., Cn' are sequentially connected in series are positioned side by side in the same direction; Drain terminals of the first selection transistors S1 and S1 'of each of the strings 100 and 200 are connected to each other and to the bit lines B / L through bit line contacts; Source terminals of the last cell transistors Cn and Cn 'of each string 100 and 200 are connected to each other through a source line S / L.
또한, 상기 각 스트링(100,200)의 제1선택트랜지스터(S1,S1')의 게이트는 제1스트링 선택라인(SSL1)에 의해 연결되고; 상기 각 스트링(100, 200)의 제2선택트랜지스터(S2, S2')의 게이트는 제2스트링 선택라인(SSL2)에 의해 연결되고, 상기 각 스트링(100,200)을 구성하는 셀트랜지스터(C1,...Cn)의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인(W/L1,...W/Ln)에 의해 연결된다.In addition, the gates of the first selection transistors S1 and S1 'of the respective strings 100 and 200 are connected by a first string selection line SSL1; The gates of the second selection transistors S2 and S2 'of each of the strings 100 and 200 are connected by a second string selection line SSL2, and the cell transistors C1 and. The control gates of ..Cn) are each connected by a plurality of word lines W / L1, ... W / Ln in horizontal units.
상기 제1스트링(100)의 제1선택트랜지스터(S1) 및 제2스트링(200)의제2선택트랜지스터(S2')는 채널증가형(Enhancement mode) NMOS로 구성되고, 제1스트링(100)의 제2선택트랜지스터(S2) 및 제2스트링(200)의 제1선택트랜지스터(S1')는 채널공핍형(Depletion mode) NMOS로 구성된다.The first selection transistor S1 of the first string 100 and the second selection transistor S2 ′ of the second string 200 are configured of an channel enhancement type NMOS, and the first string 100 The first selection transistor S1 ′ of the second selection transistor S2 and the second string 200 is configured of a channel depletion mode NMOS.
한편, 제5도를 참조하여 상기와 같이 구성되는 NAND형 비휘발성 메모리 소자의 제조과정을 간략히 살펴보면,먼저 P형 기판 (10)에 N형웰(20)을 형성하고, 그 내부에 P형의 포켓웰(poket well)(30)을 형성하여 벌크(bulk)로서 사용한다.Meanwhile, referring to FIG. 5, a manufacturing process of the NAND type nonvolatile memory device configured as described above will be briefly described. First, an N type well 20 is formed on a P type substrate 10, and a P type pocket is formed therein. A well (30) is formed and used as a bulk.
그후 전면에 산화막을 성장시키고, 사진공정을 통해 셀트랜지스터 형성영역만을 오픈시킨 다음 습식식각을 통해 산화막을 제거한 다음 전면에 셀트랜지스터의 게이트 산화막을 성장시킨다. 이후, 부유게이트(40) 및 제어게이트(50)를 형성한 후 그를 마스크로하여 이온주입함으로서 n+ 의 소오스/드레인(60)을 형성하고, 층간 절연막(70)을 형성한 후 채널공핍형 트랜지스터의 드레인 영역에 콘택되는 비트라인(80)을 형성하고 금속배선 공정을 수행함으로서 완성된다.After that, an oxide film is grown on the entire surface, only the cell transistor formation region is opened through a photolithography process, the oxide film is removed by wet etching, and then a gate oxide film of the cell transistor is grown on the front surface. Thereafter, the floating gate 40 and the control gate 50 are formed, and then ion implanted using the mask as n +. This is completed by forming the source / drain 60 of, forming the interlayer insulating film 70, and forming a bit line 80 in contact with the drain region of the channel depletion transistor, and performing a metal wiring process.
상기 과정에서 채널공핍형 트랜지스터의 형성위치(110)와 채널증가형 트랜지스터의 형성위치(120) 및 셀트랜지스터 형성위치(130)의 산화막 두께는 모두 일정하게 형성된다.In the above process, the oxide film thicknesses of the channel depletion transistor formation position 110, the channel increasing transistor formation position 120, and the cell transistor formation position 130 are all uniformly formed.
상기와 같은 종래의 NAND형 비휘발성 메모리 소자는 워드라인(W/L)과 소오스라인(S/L)의 사이에 선택트랜지스터가 배치되지 않기 때문에 비트라인(B/L)의 피치가 일반적인 경우에 비하여 2배가 되어 제조공정이 용이하게 되는 잇점이 있다.In the conventional NAND type nonvolatile memory device, since the selection transistor is not disposed between the word line W / L and the source line S / L, the pitch of the bit line B / L is general. Compared with this, there is an advantage of doubling the manufacturing process.
그러나, 상기 채널공핍형으로 구성되는 상기 제1스트링(110)의 제2선택트랜지스터(S2) 및 제2스트링(120)의 제1선택트랜지스터(S1')는 비트라인 또는 소오스라인에 인가된 전압을 통과시키는 역할을 하게 되고, 선택된 경우에는 그 게이트단자에0[V]가 인가되어 선형(linear)영역에서 동작하기 때문에 상기 채널공핍형 선택트랜지스터의 문턱전압(Vtd)의 값 만을 통과시키는 문제점이 있다.However, the second select transistor S2 of the first string 110 and the first select transistor S1 ′ of the second string 120 configured as the channel depletion type are applied to a bit line or a source line. In case of selection, since 0 [V] is applied to the gate terminal and operates in a linear region, only the threshold voltage Vtd of the channel depletion type transistor is passed. have.
상기와 같은 문제점을 해결하기 위해서는 상기 채널공핍형 선택트랜지스터 문턱전압(Vtd)의 절대값은 비트라인 또는 소오스라인에 인가되는 전압보다 커야 된다. 즉, | Vtd |는 프로그램 동작시 프로그램 방지전압(program inhibit voltage) 보다 커야 하며, 읽기(read) 동작시 비트라인에 인가되는 읽기전압(VB/L) 보다 커야 한다.In order to solve the above problem, the absolute value of the channel depletion select transistor threshold voltage Vtd should be greater than the voltage applied to the bit line or the source line. That is | Vtd | must be greater than the program inhibit voltage during the program operation and greater than the read voltage V B / L applied to the bit line during the read operation.
상기 문턱전압(Vtd)을 크게 하기 위한 방법으로는 상기 채널공핍형 선택트랜지스터의 채널영역에 주입되는 5가 이온의 도펀트(dopent)의 양을 증가시킨다. 상기 5가 이온으로는 P+, As+ 를 사용한다.In order to increase the threshold voltage Vtd, an amount of dopant of pentavalent ions injected into the channel region of the channel depletion type selection transistor is increased. As the pentavalent ion, P + and As + Use
상기 문턱전압(Vtd)을 크게 하기 위한 다른 방법으로는 상기 채널공핍형 선택트랜지스터의 게이트 산화막의 두께를 두껍게 한다.Another method for increasing the threshold voltage Vtd is to increase the thickness of the gate oxide layer of the channel depletion select transistor.
본 발명의 목적은 각 스트링에 포함되는 채널공핍형 및 채널증가형 선택트랜지스터 중에서 채널공핍형 선택트랜지스터의 문턱전압을 증가시켜 셀동작 성능을 향상시킬 수 있는 NAND형 비휘발성 메모리 소자를 제공함에 있다.An object of the present invention is to provide a NAND type nonvolatile memory device capable of improving cell operation performance by increasing a threshold voltage of a channel depletion type selection transistor among channel depletion type and channel increasing type selection transistors included in each string.
본 발명의 다른 목적은 상기와 같은 NAND형 비휘발성 메모리 소자의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the NAND type nonvolatile memory device as described above.
상기와 같은 목적을 달성하기 위한 본 발명은 채널공핍형(depletion mode) 선택트랜지스터, 채널증가형(enhancement mode) 선택트랜지스터, 다수의 셀트랜지스터가 직렬 연결되는 스트링이 2차원적으로 배열되고, 2개의 스트링마다 하나씩의 비트라인이 비트라인 콘택(bit line contact)을 통해 연결되어 이루어지는 NAND형 비휘발성 메모리 소자에 있어서, 상기 채널공핍형 선택트랜지스터의 게이트 산화막의 두께가 상기 채널증가형 선택트랜지스터의 게이트 산화막의 두께보다 더 두껍게 형성된 것을 특징으로 하는 NAND형 비휘발성 메모리 소자를 제공한다.In order to achieve the above object, the present invention provides a channel depletion mode selection transistor, a channel enhancement mode selection transistor, and a string in which a plurality of cell transistors are connected in series and two-dimensionally arranged. In a NAND type nonvolatile memory device in which one bit line is connected to each other through a bit line contact, the gate oxide layer of the channel depletion type selection transistor has a thickness of the gate oxide layer of the channel increase type selection transistor. Provided is a NAND type nonvolatile memory device, characterized in that formed thicker than the thickness of.
본 발명의 바람직한 실시예에 의하면, 상기 채널증가형 선택트랜지스터의 게이트 산화막의 두께가 상기 셀트랜지스터의 게이트 산화막의 두께보다 더 두껍게 형성된다. 이때. 상기 채널공핍형 선택트랜지스터의 게이트 산화막의 두께는 300Å 내지 1000Å이고, 상기 채널증가형 선택트랜지스터의 게이트 산호막 두께는 100Å 내지 300Å이고, 상기 셀트랜지스터의 게이트 산화막 두께는 70Å 내지 100Å 이다.According to a preferred embodiment of the present invention, the thickness of the gate oxide layer of the channel increasing select transistor is formed to be thicker than the thickness of the gate oxide layer of the cell transistor. At this time. The thickness of the gate oxide layer of the channel depletion type selection transistor is 300 kW to 1000 mW, the gate coral film thickness of the channel increase type select transistor is 100 mW to 300 mW, and the gate oxide film thickness of the cell transistor is 70 mW to 100 mW.
또한, 상기 채널공핍형 선택트랜지스터의 채널영역에는 문턱전압을 높이기 위한 5가의 이온이 주입될 수 있다. 이때, 상기 5가의 이온은 As+ 를 사용한다.In addition, pentavalent ions may be implanted into the channel region of the channel depletion select transistor to increase the threshold voltage. At this time, the pentavalent ion is As + Use
또한, 상기 각각의 셀트랜지스터는 제어게이트 (control gate)와 플로팅게이트(floating gate)를 갖도록 형성되어 본 발명이 EEPROM 또는 EPROM으로 사용될 수 있다.In addition, each cell transistor is formed to have a control gate and a floating gate, so that the present invention can be used as an EEPROM or an EPROM.
상기의 다른 목적을 달성하기 위한 본 발명은 채널공핍형(depletion mode) 선택트랜지스터, 채널증가형 (enhancement mode) 선택트랜지스터, 다수의 셀트랜지스터가 직렬 연결되는 스트링이 2차원적으로 배열되고, 2개의 스트링마다 하나씩의 비트라인이 비트라인 콘택(bit line contact)을 통해 연결되어 이루어지는 NAND형 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판 상에 P형의 웰(well)을 형성한 후 소자분리를 위한 필드산화막을 형성하는 제1단계; 상기 채널공핍형 선택트랜지스터 형성위치에 제1두께로 게이트산화막을 형성시키는 제2단계; 상기 채널증가형 선택트랜지스터 형성위치에 제2두께로 게이트산화막을 형성시키는 제3단계; 상기 다수의 셀트랜지스터 형성위치에 제3두께로 게이트산화막을 형성시키는 제4단계; 상기 게이트산화막 상에 부유게이트 및 제어게이트를 형성한 후 n+의 소오스/드레인을 형성하는 제5단계; 및 상기와 같이 이루어진 구조물 전면에 층간 절연막을 형성한 후 상기 채널공핍형 트랜지스터의 트레인 영역에 콘택되는 비트라인을 형성하고, 금속배선 공정을 수행하는 제6단계로 이루어지는 것을 특징으로 하는 NAND형 비휘발성 메모리 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a channel depletion mode selection transistor, a channel enhancement mode selection transistor, and a string in which a plurality of cell transistors are connected in series. In a method of manufacturing a NAND type nonvolatile memory device in which one bit line is connected to each other through a bit line contact, a P type well is formed on a semiconductor substrate, and then device isolation is performed. A first step of forming a field oxide film for; Forming a gate oxide film having a first thickness at a position where the channel depletion type selection transistor is formed; A third step of forming a gate oxide film having a second thickness at a position at which the channel increase select transistor is formed; A fourth step of forming a gate oxide film at a third thickness at the plurality of cell transistor formation positions; Forming a floating gate and a control gate on the gate oxide layer and then forming a source / drain of n + ; And a sixth step of forming a bit line contacting the train region of the channel depletion transistor and forming a metal wiring process after forming an interlayer insulating film on the entire structure formed as described above. A method of manufacturing a memory device is provided.
본 발명의 바람직한 실시예에 의하면, 상기 제1단계와 제2단계의 사이에 상기 채SJF공핍형 선택트랜지스터의 형성위치에 5가의 이온을 주입시키는 단계를 구비할 수 있다. 이때, 상기 5가의 이온은 As+를 사용한다.According to a preferred embodiment of the present invention, a step of implanting pentavalent ions into the formation position of the channel SJF depletion select transistor between the first step and the second step. In this case, As + is used as the pentavalent ion.
또한, 상기 제1두께는 300Å 내지 1000Å 이고, 상기 제2두께는 100Å 내지 300Å 이고, 상기 제3두께는 70Å 내지 100Å 인 것이 바람직하다.The first thickness is 300 kPa to 1000 kPa, the second thickness is 100 kPa to 300 kPa, and the third thickness is preferably 70 kPa to 100 kPa.
상기의 다른 목적을 달성하기 위한 다른 방법으로서 본 발명은 채널공핍형(depletion mode) 선택트랜지스터, 채널증가형 (enhancement mode) 선택트랜지스터, 다수의 셀트랜지스터가 직렬 연결되는 스트링이 2차원적으로 배열되고, 2개의 스트링마다 하나씩의 비트라인이 비트라인 콘택(bit line contact)을 통해 연결되어 이루어지는 NAND형 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판 상에 P형의 웰(well)을 형성한 후 소자분리를 위한 필드산화막을 형성하는 제1단계; 상기 채널공핍형 선택트랜지스터 형성위치에 제1두께로 게이트산화막을 형성시키는 제2단계; 상기 채널증가형 선택트랜지스터 형성위치 및 상기 다수의 셀트랜지스터 형성위치에 제2두께로 게이트산화막을 형성시키는 제3단계; 상기 게이트산화막 상에 부유게이트 및 제어게이트를 형성한 후 n+ 의 소오스/드레인을 형성하는 제4단계; 및 상기와 같이 이루어진 구조물 전면에 층간 절연막을 형성한 후 상기 채널공핍형 트랜지스터의 트레인 영역에 콘택되는 비트라인을 형성하고, 금속배선 공정을 수행하는 제5단계로 이루어지는 것을 특징으로 하는 NAND형 비휘발성 메모리 소자의 제조방법을 제공한다.As another method for achieving the above object, the present invention provides a channel depletion mode selection transistor, a channel enhancement mode selection transistor, and a string in which a plurality of cell transistors are connected in series. In the method of manufacturing a NAND type nonvolatile memory device in which one bit line is connected to each of two strings through bit line contacts, a P type well is formed on a semiconductor substrate. A first step of forming a field oxide film for device isolation; Forming a gate oxide film having a first thickness at a position where the channel depletion type selection transistor is formed; A third step of forming a gate oxide film having a second thickness at the channel increasing select transistor forming position and the plurality of cell transistor forming positions; A fourth step of forming a source / drain of n + after forming a floating gate and a control gate on the gate oxide layer; And a fifth step of forming a bit line contacting the train region of the channel depletion transistor and forming a metal wiring process after forming an interlayer insulating film on the entire structure formed as described above. A method of manufacturing a memory device is provided.
본 발명의 바람직한 실시예에 의하면, 상기 제1두께는 300Å 내지 1000Å 이고, 상기 제2두께는 70Å 내지 300Å 인 것이 바람직하다.According to a preferred embodiment of the present invention, the first thickness is 300 kPa to 1000 kPa, and the second thickness is preferably 70 kPa to 300 kPa.
상기와 같은 본 발명은 채널공핍형 선택트랜지스터의 게이트 산화막 두께를 두껍게 함으로써 문턱전압을 증가시키기 때문에 동작시 프로그램 간섭(interference)을 줄일 수 있는 효과가 있다.As described above, the threshold voltage is increased by increasing the gate oxide thickness of the channel depletion type selection transistor, thereby reducing program interference during operation.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 성명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
본 발명의 NAND형 비휘발성 메모리 소자는 상기 제3도 및 제4도에 도시된 바와 같이 종래와 동일한 구성을 갖는다. 본 발명은 상기의 구성중 채널공핍형 선택트랜지스터(S1', S2)의 게이트 산화막 두께를 증가시켜 동작시 셀의 기능을 향상시킬 수 있도록 하는 것이다. 제6도 및 제7도는 본 발명에 의한 NAND형 비휘발성 메모리 소자의 게이트 산화막형상 을 나타내기 위한 단면도이고, 제8도는 본 발명에 의한 NAND형 비휘발성 메모리 소자의 완성 단면도로서, 제4도의 X-X'단면도이다.The NAND type nonvolatile memory device of the present invention has the same configuration as the prior art as shown in FIG. 3 and FIG. The present invention is to increase the gate oxide film thickness of the channel depletion type selection transistor (S1 ', S2) of the above configuration to improve the function of the cell during operation. 6 and 7 are cross-sectional views showing the gate oxide film shape of the NAND type nonvolatile memory device according to the present invention, and FIG. 8 is a complete cross-sectional view of the NAND type nonvolatile memory device according to the present invention. -X 'is a sectional view.
제6도를 참조하면 , 본 발명의 NAND형 비휘발성 메모리 소자가 형성되는 액티브 영역의 게이트 산화막은 채널공핍형 선택트랜지스터의 형성위치(210)와 채널증가형 선택트랜지스터의 형성위치(220)와 다수의 셀트랜지스터의 형성위치(230)가 각각 다른 두께로 형성된다.Referring to FIG. 6, the gate oxide layer of the active region in which the NAND type nonvolatile memory device of the present invention is formed includes a plurality of formation positions 210 of a channel depletion type selection transistor and a formation position 220 of a channel augmentation type selection transistor. Forming positions 230 of the cell transistors are formed to have different thicknesses.
상기 채널공핍형 선택트랜지스터 형성위치(210)의 게이트 산화막은 상기 채널증가형 선택트랜지스터 형성위치(220)의 게이트산화막 보다 두껍게 형성되고, 상기 채널증가형 선택트랜지스터 형성위치(220)의 게이트산화막은 상기 다수의 셀트랜지스터 형성위치(230)의 게이트 산화막 보다 두껍게 형성된다.The gate oxide layer of the channel depletion type selection transistor formation position 210 is formed to be thicker than the gate oxide layer of the channel increase type selection transistor formation position 220, and the gate oxide layer of the channel increase type selection transistor formation position 220 is formed in the gate oxide layer. It is formed thicker than the gate oxide films of the plurality of cell transistor formation positions 230.
제7도를 참조하면 채널증가형 선택트랜지스터 및 셀트랜지스터의 형성위치(230)의 게이트 산화막 두께를 일정하게 형성시킬 수 있다.Referring to FIG. 7, the gate oxide film thickness at the channel increasing type selection transistor and the cell transistor formation position 230 may be uniformly formed.
이하, 상기와 같은 게이트 산화막을 갖는 NAND형 비휘발성 메모리 소자의 제조방법을 상세히 설명한다.Hereinafter, a method of manufacturing a NAND type nonvolatile memory device having the gate oxide film as described above will be described in detail.
먼저, 제6도에 도시된 바와 같은 게이트 산화막이 형성되는 NAND형 비휘발성 메모리 소자의 제조방법을 제8도를 참조하여 설명하면 제1단계로서, P형의 반도체 기판(10)의 N형웰(20) 상에 P형의 포켓웰(well)(30)을 형성한 후 소자분리를 위한 필드산화막(미도시)을 형성한다. 이때, N형의 반도체 기판을 사용하는 경우에는 단순히 P웰을 형성하여 사용할 수 있다.First, a method of manufacturing a NAND type nonvolatile memory device in which a gate oxide film as shown in FIG. 6 is formed will be described with reference to FIG. 8. As a first step, an N type well of a P type semiconductor substrate 10 ( 20, a P-type pocket well 30 is formed, and then a field oxide film (not shown) for device isolation is formed. In this case, in the case of using an N-type semiconductor substrate, it is possible to simply form and use a P well.
상기 필드산화막(미도시)의 형성시 액티브영역과 필드영역의 경계부분에 생기는 옥시나이트라이드(oxynitride)를 제거하기 위해서 희생산화를 수행한다. 그와 동시에 상기와 같이 형성된 액티브영역상에서 채널공핍형 선태트랜지스터의 형성위치(210)를 결정하여 As+ 이온을 주입시킨다.(270 참조)When the field oxide film (not shown) is formed, sacrificial oxidation is performed to remove oxynitride generated at the boundary between the active region and the field region. At the same time, the formation position 210 of the channel depletion type transistor is determined in the active region formed as described above, and As + ions are implanted (see 270).
그후 제2단계로서, 액티브영역 전면에 300Å 내지 1000Å의 두께로 산화막을 성장시키고, 채널공핍형 선택트랜지스터 형성위치(210)를 제외한 영역을 식각하여 제거함으로서 채널공핍형 선택트랜지스터의 게이트산화막을 형성한다.Thereafter, as a second step, an oxide film is grown to a thickness of 300 Å to 1000 에 on the entire surface of the active region, and the gate oxide layer of the channel depletion select transistor is formed by etching and removing an area except the channel depletion select transistor formation position 210. .
그후 제3단계로서, 액티브영역 전면에 100Å 내지 300Å 의 두께로 산화막을 성장시키고, 상기 채널공핍형 선택트랜지스터 형성위치(210) 및 채널증가형 선택트랜지스터 형성위치(220)를 제외한 영역을 식각하여 제거함으로서 채널증가형 선택트랜지스터 게이트산화막을 형성한다.Thereafter, as a third step, an oxide film is grown on the entire surface of the active region to a thickness of 100 to 300 Å, and the regions other than the channel depletion type selection transistor formation position 210 and the channel increase type selection transistor formation position 220 are etched and removed. As a result, a channel increasing select transistor gate oxide film is formed.
그후 제4단계로서, 상기 다수의 셀트랜지스터 형성위치(230)에 70Å 내지 100Å 의 두께로 게이트산화막을 형성한다.Thereafter, as a fourth step, a gate oxide film is formed in the plurality of cell transistor formation positions 230 with a thickness of 70 kPa to 100 kPa.
그후 제5단계로서, 상기 게이트 산화막 상에 부유게이트(40) 및 제어게이트(50)를 형성한 후 n+ 의 소오스/드레인(60)을 형성하고, 제6단계로서는 상기와 같이 이루어진 구조물 전면에 층간 절연막(70)을 형성한 후 상기 채널공핍형 트랜지스터의 트레인 영역에 콘택되는 비트라인(80)을 형성하고 금속배선 공정을 수행함으로서 NAND형 비휘발성 메모리 소자를 완성한다.Thereafter, as a fifth step, the floating gate 40 and the control gate 50 are formed on the gate oxide film, and then a source / drain 60 of n + is formed. After the insulating film 70 is formed, a bit line 80 contacting the train region of the channel depletion transistor is formed and a metal wiring process is performed to complete a NAND type nonvolatile memory device.
한편, 제7도에 도시된 바와 같은 게이트 산화막이 형성되는 NAND형 비휘발성 메모리 소자의 제조방법은 상기 설명한 제6조의 제조방법과 유사하다. 다른 점은 상기의 제3단계 및 제4단계를 동시에 수행하여 채널증가형 선택트랜지스터 형성위치 및 다수의 셀트랜지스터 형성위치(230)의 게이트 산화막을 일정한 두께로 형성시킨다는 점이다.이때의 두께는 70Å 내지 300Å이다.On the other hand, the manufacturing method of the NAND type nonvolatile memory device in which the gate oxide film as shown in FIG. 7 is formed is similar to the manufacturing method of Article 6 described above. The difference is that the gate oxide films of the channel increasing select transistor forming positions and the plurality of cell transistor forming positions 230 are formed to have a constant thickness by simultaneously performing the third and fourth steps described above. To 300 mW.
이상에서 설명한 바와 같이 본 발명에 의한 NAND형 비휘발성 메모리 소자의 제조방법은 채널공핍형 선택트랜지스터의 게이트 산화막 두께를 증가시켜 상기 채널공핍형 선택트랜지스터의 문턱전압 절대값이 비트라인에 인가되는 전압보다 같거나 크게 할 수 있기 때문에 동작시 선형영역에서 동작하게 되고, 그에 따라 상기 채널공핍형 선택트랜지스터의 문턱전압에 의한 프로그램 동작 및 읽기동작시에 비트라인에 인가되는 전압을 감소시키지 않고 통과시킬 수 있는 효과가 있다.As described above, in the method of manufacturing the NAND type nonvolatile memory device according to the present invention, the gate oxide layer thickness of the channel depletion type selection transistor is increased so that the absolute value of the threshold voltage of the channel depletion type selection transistor is greater than the voltage applied to the bit line. Since it can be equal to or greater than, it operates in a linear region during operation, and accordingly, it is possible to pass without reducing the voltage applied to the bit line during program operation and read operation by the threshold voltage of the channel depletion type selection transistor. It works.
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Payment date: 20061030 Year of fee payment: 9 |
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