KR0174510B1

KR0174510B1 - Interface unit

Info

Publication number: KR0174510B1
Application number: KR1019960040434A
Authority: KR
Inventors: 이혜수
Original assignee: 삼성전자주식회사
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1999-04-01
Also published as: KR19980021555A

Abstract

본 발명은 마이크로 프로세서에 관한 것으로서, 특히 DSP(Digital Signal Processor)와 주변의 프로세서 사이의 데이터 전송을 하기 위한 인터페이스 장치에 관한 것이다.The present invention relates to a microprocessor, and more particularly, to an interface device for data transmission between a digital signal processor (DSP) and a peripheral processor.

본 발명의 인터페이스 장치는 DSP로부터 제공되는 라이트 신호를 클럭 신호로 하여 상기 DSP에서 생성된 어드레스 데이타를 저장하고, 상기 DSP에서 제공되는 제어신호 발생기 온 신호를 인에이블 신호로 하여 저장된 어드레스 데이터를 어드레스 버스에 전달하는 제 1 레지스터; 상기 DSP로부터 제공되는 제어신호 발생기 온 신호에 응답하여 주변의 코프로세서를 제어하기 위한 제어신호를 발생하는 제어신호 발생기; 및 상기 주변의 코프로세서에서 제공된 리드 데이터 제공신호를 클럭신호로 하여 코프로세서에서 생성된 데이타를 저장하고, 상기 DSP의 리드 신호에 응답하여 상기 DSP에 상기 코프로세서에서 생성되어 저장된 데이터를 상기 DSP에 전달하는 제 2 레지스터를 구비하며, 상기와 같이 DSP와 주변의 코프로세서 간에 인터페이스 장치를 두어 복잡한 로직회로를 사용치 않고 데이터 전송을 할 수 있으므로 프로세서의 회로구성이 간단해 진다.The interface device of the present invention stores address data generated by the DSP using a write signal provided from a DSP as a clock signal, and stores address data stored using the control signal generator on signal provided from the DSP as an enable signal. A first register to pass to; A control signal generator for generating a control signal for controlling a coprocessor in the vicinity in response to the control signal generator on signal provided from the DSP; And storing data generated by the coprocessor by using the read data providing signal provided by the peripheral coprocessor as a clock signal, and storing data generated and stored by the coprocessor in the DSP in response to the read signal of the DSP. It has a second register to transfer, and the interface device between the DSP and the surrounding coprocessor as described above can be transferred data without using complex logic circuit, simplifying the circuit configuration of the processor.

Description

Interface device

현재 사용되고 있는 MPEG(Moving Picture Experts Group)은 압축된 동영상의 데이타를 입력으로하여 그 동영상의 데이타를 복원하고 모니터를 통해 동영상을 볼 수 있도록 하는 시스템이다. 그러나 이러한 시스템을 칩으로 만들어 콘트롤러의 기능을 수행하려고 하면 많은 로직 회로가 복잡하게 사용되어 주변 회로를 제어하게 된다.Moving Picture Experts Group (MPEG), which is currently used, is a system that inputs compressed video data to restore the data of the video and view the video on the monitor. However, when these systems are chipped to perform the functions of the controller, many logic circuits are complicated and control peripheral circuits.

예를들어 논-버스트 리드 모드에서 DSP와 이미지 표현 코프로세서(Image Compression Coprocessor : ICC)간의 데이터 전송에 있어서 DSP가 하는일은 ICC에게 어드레스만 전달하면 되고, 어드레스를 받은 ICC로부터 출력되는 데이터는 저장수단에 저장된 후, DSP가 요구할 때 DSP에게 전달만 하면 된다.For example, in data transfer between DSP and Image Compression Coprocessor (ICC) in non-burst read mode, all the DSP needs to do is pass the address to the ICC, and the data output from the addressed ICC is stored. After it is stored in, it is simply passed on to the DSP when requested.

그러나 상기와 같이 DSP와 ICC간의 데이터 전송을 위해서는 버스에 어드레스신호가 실릴 때, 라이트 인에이블, 버스트 또는 모드 등의 제어신호들이 같이 생성되어야 하는데 DSP에서는 ICC를 제어할 수 있는 제어신호를 생성할 수 없기 때문에 많은 로직회로를 통하여 제어신호를 발생하게 되며, 제어신호를 발생하기 위해서는 많은 로직회로가 요구되어 마이크로 프로세서의 구성이 복잡해지게 된다.However, as described above, when an address signal is loaded on the bus, control signals such as write enable, burst, or mode must be generated together to transfer data between the DSP and the ICC. In the DSP, a control signal for controlling the ICC can be generated. Since no control signal is generated through many logic circuits, many logic circuits are required to generate control signals, which complicates the configuration of the microprocessor.

본 발명의 목적은 상기와 같이 DSP와 주변의 프로세서 사이의 데이터 전송시 많은 로직회로의 사용으로 회로 구성이 복잡해지는 문제점을 해결하기 위하여 간단한 하드웨어를 통해 DSP와 주변의 코프로세서 사이에 데이터를 전송할 수 있도록 인터페이스 장치를 제공하는 데 있다.An object of the present invention is to transmit data between the DSP and the peripheral coprocessor through a simple hardware to solve the problem that the circuit configuration is complicated by the use of many logic circuits in the data transmission between the DSP and the peripheral processor as described above. To provide an interface device.

상기의 목적을 달성하기 위한 본 발명의 인터페이스 장치는 DSP로부터 제공되는 라이트 신호를 클럭 신호로 하여 상기 DSP에서 생성된 어드레스 데이타를 저장하고, 상기 DSP에서 제공되는 제어신호 발생기 온 신호를 인에이블 신호로 하여 저장된 어드레스 데이터를 어드레스 버스에 전달하는 제 1 레지스터; 상기 DSP로부터 제공되는 제어신호 발생기 온 신호에 응답하여 주변의 코프로세서를 제어하기 위한 제어신호를 발생하는 제어신호 발생기; 및 상기 주변의 코프로세서에서 제공된 리드 데이터 제공신호를 클럭신호로 하여 코프로세서에서 생성된 데이타를 저장하고, 상기 DSP의 리드 신호에 응답하여 상기 DSP에 상기 코프로세서에서 생성되어 저장된 데이터를 상기 DSP에 전달하는 제 2 레지스터를 구비한 것을 특징으로 한다.The interface device of the present invention for achieving the above object is to store the address data generated by the DSP using the write signal provided from the DSP as a clock signal, and the control signal generator on signal provided from the DSP as an enable signal. A first register transferring the stored address data to the address bus; A control signal generator for generating a control signal for controlling a coprocessor in the vicinity in response to the control signal generator on signal provided from the DSP; And storing data generated by the coprocessor by using the read data providing signal provided by the peripheral coprocessor as a clock signal, and storing data generated and stored by the coprocessor in the DSP in response to the read signal of the DSP. And a second register for transferring.

도 1 은 본 발명에 따른 인터페이스 장치를 설명하기 위한 도면.1 is a view for explaining an interface device according to the present invention.

이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 인터페이스 장치를 설명하기 위한 도면으로서, DSP와, ICC와, 논-버스트 리드 모드에서의 인터페이스(100)를 보인다.1 is a diagram illustrating an interface device according to the present invention, showing a DSP, an ICC, and an interface 100 in a non-burst read mode.

상기 인터페이스(100)는 상기 DSP에서 제공되는 라이트 신호(WR)를 클럭신호(CK)로 하여 상기 DSP의 제 1 외부출력단자(EXT1)에서 출력된 16비트의 어드레스 데이터(data[15:0])를 11비트의 래치에 저장하고, 상기 DSP에서 출력된 제어신호 발생기 온 신호(Gon)를 인에이블 신호(EN)로 하여 저장된 11비트의 데이터를 어드레스 버스(HA[11:0])를 통하여 상기 ICC에 전달하는 제 1 레지스터(10)와, 상기 DSP에서 출력된 제어신호 발생기 온 신호(Gon)에 응답하여 어드레스(HADS),라이트 인에이블(HWE),모드(HMODE), 및 버스트 제어신호(HBRST)를 출력하는 제어신호 발생기(20)와, 상기 ICC에서 생성된 16비트의 데이터(HD[15:0])를 상기 ICC에서 제공되는 리드 데이터 제공신호(HRDY)를 클럭신호(CK)로 하여 래치에 저장하고, 상기 DSP에서 제공되는 리드신호(RD)에 응답하여 상기 ICC에서 제공되어 저장된 데이터(HD[15:0])를 상기 DSP의 제 1 외부출력단자(EXT1)에 전달하는 제 2 레지스터(30)로 구성된다.The interface 100 uses 16 bits of address data (data [15: 0]) output from the first external output terminal EXT1 of the DSP using the write signal WR provided from the DSP as the clock signal CK. ) Is stored in an 11-bit latch and the 11-bit data stored using the control signal generator on signal (Gon) output from the DSP as an enable signal (EN) is stored through the address bus HA [11: 0]. An address HADS, a write enable HWE, a mode HMODE, and a burst control signal in response to a first register 10 to the ICC and a control signal generator on signal Gon output from the DSP. The control signal generator 20 outputting HBRST and the 16-bit data HD [15: 0] generated by the ICC and the read data providing signal HRDY provided from the ICC are clock signals CK. And stored in the latch and provided from the ICC in response to the read signal RD provided from the DSP. And a second register 30 which transfers the data HD [15: 0] to the first external output terminal EXT1 of the DSP.

상기와 같은 구성으로 DSP에서 어드레스 데이터(daqta[15:0])가 생성되면 라이트 신호(WR)를 상기 제 1 레지스터(10)에 출력하여 생성된 어드레스 데이터를 11비트 래치에 저장하고, 그 다음 제어신호 발생기 발생기 온 신호(Gon)를 주어 상기 제 1 레지스터(10)에 저장된 데이터(HA[10:0])를 어드레스 버스에 실어 상기 ICC에 전달하는 한편, 제어신호 발생기 온 신호(Gon)에 의해 상기 제어신호 발생기(20)로부터 어드레스 신호 등 제어신호(HADS,HWE,HMODE,ABRST)를 출력하도록 한다. 그리고 상기 어드레스 데이터(HA[10:0])를 제공받은 ICC에서는 상기 제어신호 발생기(20)에서 출력된 제어신호들(HADS,HWE,HMODE,ABRST)에 의해 데이터(HD[15:0])를 생성하고, 생성된 데이터(HD[15:0])를 ICC에서 제공되는 리드 데이터 제공신호(HRDY)에 응답하여 상기 제 2 레지스터(30)에 저장하도록 하며, 상기 DSP에서 주어지는 리드신호(RD)에 응답하여 상기 제 2 레지스터(30)에 저장된 데이터(HD[15:0])를 상기 DSP의 제 1 외부출력단자(EXT1)에 전달하도록 한다.When the address data daqta [15: 0] is generated in the DSP as described above, the write signal WR is output to the first register 10 to store the generated address data in an 11-bit latch. A control signal generator generator on signal (Gon) is provided to transfer the data (HA [10: 0]) stored in the first register (10) to an address bus, and to the ICC, while to the control signal generator on signal (Gon). By doing so, the control signal generator 20 outputs control signals HADS, HWE, HMODE, and ABRST. In the ICC receiving the address data HA [10: 0], the data HD [15: 0] is generated by the control signals HADS, HWE, HMODE, and ABRST output from the control signal generator 20. And store the generated data HD [15: 0] in the second register 30 in response to the read data providing signal HRDY provided from the ICC, and reading the read signal RD given from the DSP. ), The data HD [15: 0] stored in the second register 30 is transferred to the first external output terminal EXT1 of the DSP.

상기와 같이 DSP와 ICC 사이에 데이터를 전송함에 있어서, 복잡한 논리 회로를 통해 제어신호들(HADS,HWE,HMODE,ABRST)을 발생하지 않고, 어드레스 데이터(HA[10:0])가 인에이블 신호(EB)에 의해 상기 ICC에 전송될 때 제어신호들(HADS,HWE,HMODE,ABRST)이 함께 발생되도록 함으로써 간단하게 논-버스트 리드 모드에 따른 동작을 수행할 수 있게 된다.In transmitting data between the DSP and the ICC as described above, the control signal HADS, HWE, HMODE, ABRST is not generated through the complex logic circuit, and the address data HA [10: 0] is enabled. When the control signals (HADS, HWE, HMODE, ABRST) are generated together when transmitted to the ICC by the EB, the operation according to the non-burst read mode can be performed simply.

즉 DSP에서 생성된 제어신호로는 ICC를 직접 제어할 수 없기 때문에 간단한 인터페이스 장치를 이용하여 ICC 제어할 수 있도록 하였으며, 이는 논-버스트 리드 모드에만 국한된 것은 아니고, 인터페이스의 제어신호 발생기(20)를 다른 제어신호를 발생할 수 있는 모듈로 교체하여 주변의 코프로세서를 제어할 수 있다.That is, since the ICC can not be directly controlled by the control signal generated by the DSP, the ICC can be controlled using a simple interface device. This is not limited to the non-burst read mode, and the control signal generator 20 of the interface is controlled. It is possible to control the surrounding coprocessor by replacing it with a module that can generate other control signals.

본 발명은 상기와 같이 DSP와 주변의 코프로세서 간에 복잡한 로직회로를 사용치 않고 인터페이스 장치를 두어 데이터 전송을 할 수 있으므로 프로세서의 회로구성이 간단해 진다.The present invention can simplify the circuit configuration of the processor since data can be transmitted by using an interface device without using complicated logic circuits between the DSP and the surrounding coprocessor as described above.

Claims

A first register for storing address data generated in the DSP using a write signal provided from a DSP as a clock signal, and transferring the stored address data to an address bus using the control signal generator ON signal provided from the DSP as an enable signal; ; A control signal generator for generating a control signal for controlling a coprocessor in the vicinity in response to the control signal generator on signal provided from the DSP; And storing data generated by the coprocessor by using a read data providing signal provided from a surrounding coprocessor as a clock signal, and storing data generated and stored by the coprocessor in the DSP in response to a read signal of the DSP. And a second register for transferring.