KR0172044B1

KR0172044B1 - Method of fabricating a semiconductor device

Info

Publication number: KR0172044B1
Application number: KR1019950005923A
Authority: KR
Inventors: 황준
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-03-21
Filing date: 1995-03-21
Publication date: 1999-02-01
Also published as: KR960036110A

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, N-MOS 및 P-MOS 트랜지스터를 공유하는 C-MOS 소자를 제조함에 있어, N-MOS 트랜지스터의 드레인 전류 감소 및 P-MOS 트랜지스터의 펀치쓰루우 현상을 방지하기 위하여 N-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서를 P-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서보다 얇게 형성한 후 접합(Junction) 영역을 형성하므로써 소자의 전기적 특성을 향상시킬 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In manufacturing a C-MOS device sharing N-MOS and P-MOS transistors, the drain current of the N-MOS transistor and the punch-through phenomenon of the P-MOS transistor are reduced. To prevent this problem, the oxide spacers formed on both sidewalls of the gate electrode of the N-MOS transistor are formed thinner than the oxide spacers formed on both sidewalls of the gate electrode of the P-MOS transistor. The present invention relates to a method for manufacturing a semiconductor device capable of improving the efficiency.

Description

Manufacturing Method of Semiconductor Device

제1도 내지 제8도는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 to 8 are cross-sectional views of devices for explaining the method for manufacturing a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘 기판 1a : P웰 영역1: silicon substrate 1a: P well region

1b : N웰 영역 2 : 필드 산화막1b: N well region 2: Field oxide film

3 : 게이트 전극 4 : 제1산화막3: gate electrode 4: first oxide film

5,6,8 및 9 : 제1 내지 제4마스크5,6,8 and 9: first to fourth masks

7 및 7A : 제1 및 제2산화막 스페이서7 and 7A: first and second oxide spacers

11 : N^-LDD 영역 12 : 채널 스토퍼11: N ^- LDD area 12: channel stopper

13 : P^-LDD 영역 20 및 30 : 접합영역13: P ^- LDD region 20 and 30: junction region

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 N-MOS 및 P-MOS 트랜지스터를 공유하는 C-MOS 소자를 제조함에 있어, N-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서를 P-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서보다 얇게 형성한 후 접합(Junction) 영역을 형성하므로써 소자의 전기적 특성을 향상시킬 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in manufacturing a C-MOS device sharing an N-MOS and a P-MOS transistor, an oxide spacer formed on both sidewalls of a gate electrode of an N-MOS transistor may be formed of P-. The present invention relates to a method for fabricating a semiconductor device in which the electrical characteristics of the device can be improved by forming a junction region after forming a thinner than an oxide spacer formed on both sidewalls of the gate electrode of the MOS transistor.

일반적으로 반도체 소자가 고집적화됨에 따라 N-MOS 및 P-MOS 트랜지스터를 공유하는 C-MOS소자의 채널 길이(Channel length)는 0.25μm(Quarter micro channel region) 이하로 감소되어진다. 이에 따라 쇼트채널(short channel)에 의해 P-MOS 트랜지스터의 경우 펀치쓰루우(Punch-through) 현상이 발생되고, N-MOS 트랜지스터의 경우 드레인(Drain) 전류가 감소되는 문제점이 발생된다. 이를 위해서는 포켓(Pocket) 이온 주입 공정을 실시하거나 얇은 접합(Shallow junction)을 형성시켜야 하는데, 이러한 공정은 이온 주입 공정의 재결정 등 실시에 많은 어려움이 있다.In general, as semiconductor devices are highly integrated, channel lengths of C-MOS devices sharing N-MOS and P-MOS transistors are reduced to less than 0.25 μm (Quarter micro channel region). Accordingly, a punch-through phenomenon occurs in the P-MOS transistor and a drain current decreases in the N-MOS transistor by the short channel. To this end, a pocket ion implantation process or a thin junction must be formed. Such a process has a lot of difficulties in carrying out a recrystallization of the ion implantation process.

따라서, 본 발명은 N-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서를 P-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서보다 얇게 형성한 후 접합영역을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention solves the above disadvantages by forming a thinner oxide spacer formed on both sidewalls of the gate electrode of the N-MOS transistor than an oxide spacer formed on both sidewalls of the gate electrode of the P-MOS transistor. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 P웰 및 N웰 영역이 형성된 실리콘 기판에 필드 산화막을 형성한 후, 상기 P웰 및 N웰 영역의 실리콘 기판 상에 각각 게이트 전극을 형성한 다음 전체 구조 상부에 제1산화막을 형성하는 단계와, 상기 P웰 영역의 실리콘 기판이 노출되도록 제1마스크를 형성한 후 상기 노출된 실리콘 기판에 저농도 불순물 이온을 주입하여 N^-LDD 영역을 형성하는 단계와, 제1 및 제2포켓 이온 주입 공정을 순차적으로 실시하여 상기 N^-LDD 영역 하부에 채널 스토퍼를 형성하는 단계와, 상기 제1마스크를 제거한 후, 상기 N웰 영역의 실리콘 기판이 노출되도록 제2마스크를 형성하고 상기 노출된 실리콘 기판에 저농도 불순물 이온을 주입하여 P^-LDD 영역을 형성하는 단계와, 상기 제2마스크를 제거하고 전체 구조 상부에 제2산화막을 형성한 후 식각 공정을 실시하여 상기 각 게이트 전극의 양측벽에 각각 제1스페이서 산화막을 형성하는 단계와, 상기 P웰 영역의 실리콘 기판이 노출되도록 제3마스크를 형성하고 P웰 영역의 게이트 전극 양측벽에 형성된 제1산화막 스페이서를 식각하여 두께가 감소된 제2산화막 스페이서를 형성하는 단계와, 상기 노출된 P웰 영역의 실리콘 기판에 고농도 불순물 이온을 주입하여 N-MOS 트랜지스터의 접합 영역을 형성한 후 상기 제3마스크를 제거하는 단계와, 상기 N웰 영역의 실리콘 기판이 노출되도록 제4마스크를 형성하고, 상기 노출된 실리콘 기판에 고농도 불순물 이온을 주입하여 P-MOS 트랜지스터의 접합 영역을 형성하는 단계와, 상기 제4마스크를 제거하고 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a semiconductor device according to the present invention for achieving the above object, after forming a field oxide film on a silicon substrate having a P well and an N well region, a gate electrode is formed on the silicon substrate of the P well and N well regions, respectively. Forming a first oxide layer over the entire structure, forming a first mask to expose the silicon substrate of the P well region, and then implanting low concentration impurity ions into the exposed silicon substrate to form an N ^- LDD region. Forming a channel stopper under the N ^- LDD region by sequentially forming the first and second pocket ion implantation processes, and removing the first mask, and then removing the silicon substrate of the N well region. Forming a P ^- LDD region by forming a second mask so that the second mask is exposed and implanting low concentration impurity ions into the exposed silicon substrate, and removing the second mask and Forming a second oxide film on the body structure and performing an etching process to form first spacer oxide films on both sidewalls of the gate electrodes, and forming a third mask to expose the silicon substrate in the P well region. Etching the first oxide spacers formed on both sidewalls of the gate electrode of the P well region to form a second oxide spacer having a reduced thickness, and implanting high concentration impurity ions into the exposed silicon substrate of the P well region; Removing the third mask after forming the junction region of the MOS transistor, forming a fourth mask to expose the silicon substrate of the N well region, and implanting a high concentration of impurity ions into the exposed silicon substrate to form P- And forming a junction region of the MOS transistor, and removing the fourth mask and performing a heat treatment.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제1 내지 제8도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.1 to 8 are cross-sectional views of devices for explaining the method of manufacturing a semiconductor device according to the present invention.

제1도에 도시된 바와 같이, P웰 및 N웰 영역(1A 및 1B)이 형성된 실리콘 기판(1)에 필드 산화막(2)을 형성하고 전체면 상부에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한다. 이후, 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 P웰 및 N웰 영역(1A 및 1B)의 실리콘 기판(1)상에 게이트 전극을 각각 형성하고 전체 구조 상부에 제1산화막(4)을 형성한다.As shown in FIG. 1, the field oxide film 2 is formed on the silicon substrate 1 on which the P well and N well regions 1A and 1B are formed, and the gate oxide film and the polysilicon layer are sequentially formed on the entire surface. do. Subsequently, the polysilicon layer and the gate oxide film are sequentially patterned to form gate electrodes on the silicon substrate 1 of the P well and N well regions 1A and 1B, respectively, and the first oxide film 4 is formed over the entire structure. do.

제2도에 도시된 바와 같이, 전체 구조 상부에 감광막을 도포하고 P웰 영역(1A)의 실리콘 기판(1)이 노출되도록 감광막을 패터닝하여 제1마스크(5)를 형성한다. 이후, 노출된 실리콘 기판(1)에 N^-불순물 이온을 주입하여 N^-LDD(Lightly Doped Drain)영역(11)을 형성한다.As shown in FIG. 2, the first mask 5 is formed by applying a photoresist film over the entire structure and patterning the photoresist film to expose the silicon substrate 1 of the P well region 1A. Subsequently, N ⁻ impurity ions are implanted into the exposed silicon substrate 1 to form an N ⁻ LDD (Lightly Doped Drain) region 11.

제3도는 제2도의 상태에서 BF₂와 같은 불순물 이온을 이용한 제1 및 제2포켓 이온 주입 공정을 순차적으로 실시하여 N^-LDD 영역(11) 하부에 채널 스토퍼(Channel stopper; 12)를 형성한 상태의 단면도이다. 이때, 제1포켓 이온 주입은 좌측으로 25 내지 35° 경사진 상태에서 실시하며, 제2포켓 이온 주입은 우측으로 25 내지 35° 경사진 상태에서 실시한다.FIG. 3 illustrates a channel stopper 12 formed below the N ^- LDD region 11 by sequentially performing the first and second pocket ion implantation processes using impurity ions such as BF ₂ in the state of FIG. 2. It is a cross section of the condition. In this case, the first pocket ion implantation is performed in a state inclined 25 to 35 ° to the left, and the second pocket ion implantation is performed in a state inclined 25 to 35 ° to the right.

제4도에 도시된 바와 같이, 제1마스크(5)를 제거한 후 전체 구조 상부에 감광막을 도포하고 N웰 영역(1B)의 실리콘 기판(1)이 노출되도록 감광막을 패터닝하여 제2마스크(6)를 형성한다. 이후, 노출된 실리콘 기판(1)에 P^-불순물 이온을 주입하여 P^-LDD(Lightly Doped Drain)영역(13)을 형성한다.As shown in FIG. 4, after removing the first mask 5, a photoresist film is applied over the entire structure, and the photoresist film is patterned so that the silicon substrate 1 of the N well region 1B is exposed. ). Thereafter, P ⁻ impurity ions are implanted into the exposed silicon substrate 1 to form a P ⁻ LDD (Lightly Doped Drain) region 13.

제5도는 제2마스크(6)를 제거하고 전체 구조 상부에 제2산화막을 2500 내지 3500Å 정도의 두께로 형성한 후 블랜켓 식각(Blanket etch)하여 게이트 전극(3) 양측벽에 제1산화막 스페이서(7)를 각각 형성시킨 상태의 단면도이다. 이때, 제1산화막 스페이서(7)의 사이드월(Side wall) 두께는 0.2 내지 0.3μm 정도가 되도록 한다.FIG. 5 illustrates the removal of the second mask 6 and the formation of a second oxide layer on the entire structure to a thickness of about 2500 to 3500Å, followed by blanket etch to form first oxide spacers on both sidewalls of the gate electrode 3. It is sectional drawing of the state which formed (7), respectively. At this time, the side wall thickness of the first oxide spacer 7 is about 0.2 to 0.3 μm.

제6도에 도시된 바와 같이, 전체 구조 상부에 감광막을 도포하고 P웰 영역(1A)의 실리콘 기판(1)이 노출되도록 감광막을 패터닝하여 제3마스크(8)를 형성한다. 이후, 노출된 P웰 영역(1A)의 게이트 전극(3) 양측벽에 형성된 제1산화막 스페이서(7)를 식각하여 사이드월의 두께가 감소된 제2산화막 스페이서(7A)를 형성한다. 다음에, 노출된 실리콘 기판(1)에 N⁺불순물 이온을 주입하여 N-MOS 트랜지스터의 접합 영역(20)을 형성시킨다. 이때, 제2산화막 스페이서(7A)의 사이드월 두께는 0.1 내지 0.2μm 정도가 되도록 식각하며, 이때 식각 방법으로는 산화막 식각제(Etchant)에 디핑(Dipping)하는 습식 식각 방법을 이용한다.As shown in FIG. 6, a photoresist film is applied over the entire structure, and the photoresist film is patterned so that the silicon substrate 1 of the P well region 1A is exposed to form a third mask 8. Thereafter, the first oxide spacer 7 formed on both sidewalls of the gate electrode 3 of the exposed P well region 1A is etched to form a second oxide spacer 7A having a reduced thickness of the sidewall. Next, N ⁺ impurity ions are implanted into the exposed silicon substrate 1 to form the junction region 20 of the N-MOS transistor. In this case, the sidewall thickness of the second oxide spacer 7A is etched to be about 0.1 to 0.2 μm. In this case, a wet etching method of dipping into an oxide etchant is used as an etching method.

여기에서, P웰 영역(1A)의 게이트 전극(3) 양측벽에 형성된 제1산화막 스페이서(7)를 식각하여 사이드월의 두께가 감소된 제2산화막 스페이서(7A)를 형성하는 이유는, 소오스 및 드레인 간의 직렬 저항(series resistsnce)를 감소시켜 스위칭 속도를 향상시킬 수 있고 동시에 쇼트 채널 효과를 감소시킬 수 있기 때문이다.Here, the first oxide film spacers 7 formed on both sidewalls of the gate electrode 3 of the P well region 1A are etched to form the second oxide film spacers 7A having a reduced thickness of the sidewall. This is because reducing the series resistance between the drain and drain can improve the switching speed and at the same time reduce the short channel effect.

제7도는 제3마스크(8)를 제거한 후 전체 구조 상부에 감광막을 도포하고 N웰 영역(1B)의 실리콘 기판(1)이 노출되도록 감광막을 패터닝하여 제4마스크(9)를 형성한 다음 노출된 실리콘 기판(1)에 P⁺형 불순물 이온을 주입하여 P-MOS 트랜지스터의 접합 영역(30)을 형성한 상태의 단면도이다.FIG. 7 shows that after removing the third mask 8, a photoresist film is applied over the entire structure, and the photoresist film is patterned so that the silicon substrate 1 of the N well region 1B is exposed to form a fourth mask 9. It is sectional drawing of the state in which the junction area | region 30 of the P-MOS transistor was formed by injecting P <^+> type impurity ion into the silicon substrate 1 thus formed.

제8도는 제4마스크(9)를 제거한 후 열처리하므로서 P웰 영역(1A)에는 N-MOS 트랜지스터가, N웰 영역(1B)에는 P-MOS 트랜지스터가 각각 형성된 상태의 단면도이다.8 is a cross-sectional view of a state in which an N-MOS transistor is formed in the P well region 1A and a P-MOS transistor is formed in the N well region 1B, respectively, after removing the fourth mask 9.

상술한 바와 같이 본 발명에 의하면 N-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서를 P-MOS 트랜지스터의 게이트 전극 양측벽에 형성되는 산화막 스페이서보다 얇게 형성한 후 접합 영역을 형성하므로써 얇은 접합영역을 형성하지 않고도 N-MOS 트랜지스터의 드레인 전류가 감소하는 것을 방지하며 P-MOS 트랜지스터의 펀치쓰루우 현상의 발생을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, an oxide spacer formed on both sidewalls of the gate electrode of the N-MOS transistor is formed thinner than an oxide spacer formed on both sidewalls of the gate electrode of the P-MOS transistor. It is possible to prevent the drain current of the N-MOS transistor from being reduced without forming a P-MOS transistor and to prevent the occurrence of a punch-through phenomenon of the P-MOS transistor, thereby improving the electrical characteristics of the device.

Claims

Forming a field oxide film on a silicon substrate having P well and N well regions, thereafter forming a gate electrode on the silicon substrate of the P well and N well regions, and then forming a first oxide film on the entire structure; After forming a first mask to expose the silicon substrate of the P well region, implanting low concentration impurity ions into the exposed silicon substrate to form an N ^- LDD region, and the first and second pocket ion implantation process sequentially Forming a channel stopper under the N ^- LDD region, removing the first mask, and forming a second mask to expose the silicon substrate of the N well region, and a low concentration impurity on the exposed silicon substrate. implanting ions to P ^- forming the LDD region and the second mask removed, and a second by performing an etching process after forming an oxide film on each of the entire structure to the upper Forming a first spacer oxide film on both sidewalls of the gate electrode, forming a third mask to expose the silicon substrate of the P well region, and etching the first oxide spacer formed on both side walls of the gate electrode of the P well region. Forming a second oxide spacer having a reduced thickness, implanting high concentration impurity ions into the exposed P well region silicon substrate to form a junction region of an N-MOS transistor, and then removing the third mask; Forming a fourth mask to expose the silicon substrate of the N well region, implanting high concentration impurity ions into the exposed silicon substrate to form a junction region of a P-MOS transistor, and removing the fourth mask; Method for manufacturing a semiconductor device comprising the step of heat treatment.

The method of claim 1, wherein the first pocket ion implantation process is performed in a state inclined 25 to 35 ° to the left, and the second pocket ion implantation process is performed in a state inclined 25 to 35 ° to the right. The manufacturing method of the semiconductor element.

The method of claim 1, wherein the thickness of the sidewall of the first oxide spacer is 0.2 to 0.3 μm, and the thickness of the sidewall of the second oxide spacer is 0.1 to 0.2 μm. .