KR0164524B1 - Input/output clock frequency control circuit of digital compound image system - Google Patents

Input/output clock frequency control circuit of digital compound image system Download PDF

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Abstract

본 발명은 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로를 공개한다. 그 회로는 제1입력단자로 부터의 제1클럭신호 또는 제2입력단자로 부터의 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 출력 신호로 발생하기 위한 제1조합수단, 내부에서 발생되는 제2클럭신호와 동일한 주파수를 가진 제4클럭신호와 상기 내부에서 발생되는 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 발생하기 위한 제2조합수단, 및 선택신호에 응답하여 상기 제3클럭신호 또는 상기 제4클럭신호를 선택적으로 출력하기 위한 선택수단으로 구성되어 있다. 따라서, 외부의 디코더의 클럭 주파수와 텔레비젼 내부의 인코더의 클럭 주파수가 다른 경우에 내부의 인코더의 클럭 주파수를 외부의 디코더의 클럭 주파수로 변환함으로써 외부에서 인가되는 디지털 비디오 신호를 정확하게 인코딩할 수 있다.The present invention discloses an input / output clock frequency control circuit of a digital composite video device. The circuit is configured to generate a third clock signal having the same frequency as the first clock signal converted from the first clock signal from the first input terminal or the second clock signal from the second input terminal as an output signal. A first clock means having a fourth clock signal having the same frequency as the second clock signal generated therein and a third clock signal having the same frequency as the first clock signal converted from the second clock signal generated therein; Second combining means for generating, and selection means for selectively outputting the third clock signal or the fourth clock signal in response to the selection signal. Therefore, when the clock frequency of the external decoder and the clock frequency of the encoder inside the television are different, the digital video signal applied from the outside can be correctly encoded by converting the clock frequency of the internal encoder into the clock frequency of the external decoder.

Description

디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로I / O clock frequency control circuit of digital composite video equipment

본 발명은 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로에 관한 것으로, 특히 내부의 인코더의 클럭 주파수와 다른 클럭 주파수를 가진 데이터가 외부의 디코더로부터 공급되는 경우에 내부의 인코더의 클럭 주파수를 외부의 디코더로부터 공급되는 주파수로 변환할 수 있는 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로에 관한 것이다.The present invention relates to an input / output clock frequency control circuit of a digital composite video device. In particular, when data having a clock frequency different from that of an internal encoder is supplied from an external decoder, an external decoder The present invention relates to an input / output clock frequency control circuit of a digital composite video device that can be converted into a frequency supplied from the same.

일반적으로, 디지털 복합 영상 기기는 제1도에 도시된 바와 같이 재생기인 텔레비젼(3)의 비디오 인코더에 서로 다른 디지털 비디오 클럭 주파수(13.5MHz, 27MHz)를 가진 제1, 2디지탈 VCR(1)(2)에서 출력된 디지털 비디오 신호를 재생하기 위해서는 입력된 디지털 비디오 클럭 주파수와 동일한 주파수를 가진 클럭이 요구되는데 일반 텔레비젼을 특정 디지털 비디오 신호만 재생 가능하게 클럭 주파수가 설정되어 있어 디지털 비디오 클럭 주파수가 다른 디지털 비디오 신호는 재생할 수 없는 문제점이 있었다.In general, a digital composite video apparatus has a first and second digital VCRs 1 (1) having different digital video clock frequencies (13.5 MHz and 27 MHz) in a video encoder of a television 3 that is a player as shown in FIG. In order to reproduce the digital video signal outputted in 2), a clock having the same frequency as the input digital video clock frequency is required. There was a problem that digital video signals cannot be reproduced.

예를 들어 설명하면, 비디오 인코더(3)의 클럭 주파수가 13.5MHz인 경우에, 외부로부터 인가되는 디지털 비디오 클럭 주파수가 13.5MHz라면 상관이 없다. 즉, 제1DVCR(1)로부터 데이터가 인가되는 경우에는 상관없다. 그러나 제2DVCR(2)로부터 데이터가 인가되는 경우에는 비디오 인코더(3)가 입력되는 디지털 비디오 신호를 재생할 수 없게 된다는 것이다.For example, when the clock frequency of the video encoder 3 is 13.5 MHz, it does not matter if the digital video clock frequency applied from the outside is 13.5 MHz. That is, it does not matter if data is applied from the first DVCR 1. However, when data is applied from the second DVCR 2, the video encoder 3 cannot reproduce the input digital video signal.

따라서, 본 발명은 상기와 같은 제발 결점을 해소하기 위하여 창출한 것으로서, 본 발명의 목적은 외부에서 입력되는 디지털 비디오 신호의 클럭 주파수가 내부의 인코더의 클럭 주파수와 다른 경우에 내부의 인코더로 인가되는 클럭 주파수를 외부에서 입력되는 디지털 비디오 신호의 클럭 주파수로 변환할 수 있는 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로를 제공하는 데 있다.Therefore, the present invention was created to solve the above-mentioned drawbacks, and an object of the present invention is to apply to an internal encoder when the clock frequency of an externally input digital video signal is different from that of an internal encoder. The present invention provides an input / output clock frequency control circuit of a digital composite video device capable of converting a clock frequency into a clock frequency of an externally input digital video signal.

이와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 복합 영상 기기의 클럭 주파수 제어회로는 제1입력단자로 부터의 제1클럭신호 또는 제2입력단자로부터의 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 출력신호로 발생하기 위한 제1조합수단, 내부에서 발생되는 제2클럭신호와 동일한 주파수를 가진 제4클럭신호와 상기 내부에서 발생되는 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 발생하기 위한 제2조합수단, 및 선택신호에 응답하여 상기 제3클럭신호 또는 상기 제4클럭신호를 선택적으로 출력하기 위한 선택수단을 구비한 것을 특징으로 한다.In order to achieve the above object, the clock frequency control circuit of a digital composite video device according to the present invention may convert the first clock signal from the first input terminal or the second clock signal from the second input terminal. A first combining means for generating a third clock signal having the same frequency as the signal as an output signal, a fourth clock signal having the same frequency as the second clock signal generated therein and a second clock signal generated therein; Second combining means for generating a third clock signal having the same frequency as the converted first clock signal, and selection means for selectively outputting the third clock signal or the fourth clock signal in response to a selection signal; Characterized in that provided.

제1도는 종래의 복합 영상 기기를 나타내는 것이다.1 shows a conventional composite imaging apparatus.

제2도는 본 발명에 따른 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로를 나타내는 것이다.2 illustrates an input / output clock frequency control circuit of the digital composite video device according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 디지털 복합 영상기기의 입출력 클럭 주파수 제어회로를 설명하면 다음과 같다.Hereinafter, an input / output clock frequency control circuit of a digital composite video apparatus according to the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로를 나타내는 것으로, 클럭 발생부(10), 체배회로(20), 분주회로(40), 오아게이트들(OR1, OR2)(30, 50), 및 멀티플렉서부(6)로 구성되어 있다.2 illustrates an input / output clock frequency control circuit of a digital composite video device according to the present invention, and includes a clock generator 10, a multiplication circuit 20, a divider circuit 40, and ora gates OR1 and OR2 ( 30, 50, and the multiplexer part 6, respectively.

제2도에 나타낸 회로는 대부분의 표준 디지털 비디오 신호가 27MHz또는 13.5MHz의 클럭 주파수를 이용하여 데이터를 전송하므로, 외부에서 인가되는 클럭 신호가 27MHz 또는 13.5MHz이고, 텔레비젼 내부의 비디오 인코더의 클럭 주파수가 13.5MHz또는 27MHz 인 경우에 적용을 위한 실시예의 회로이다. 그리고 제2도에 나타낸 회로는 외부의 디코더로 클럭을 제공할 수 있게 구성되어 있으며, 이 경우에는 클럭 발생부(10)에 연결된 수정 발진기를 이용하여 13.5MHz의 클럭을 발생하게 된다. 따라서, 내부의 인코더로 신호를 입력하는 경우에는 수정 발진기는 사용되지 않는다.In the circuit shown in FIG. 2, since most standard digital video signals transmit data using a clock frequency of 27 MHz or 13.5 MHz, an external clock signal is 27 MHz or 13.5 MHz, and the clock frequency of a video encoder inside a television is shown. Is a circuit of an embodiment for application where is 13.5 MHz or 27 MHz. The circuit shown in FIG. 2 is configured to provide a clock to an external decoder. In this case, a clock of 13.5 MHz is generated by using a crystal oscillator connected to the clock generator 10. Therefore, the crystal oscillator is not used when the signal is input to the internal encoder.

먼저, 외부의 디코더로부터 클럭신호를 입력하는 경우의 동작을 설명하면 다음과 같다.First, an operation in the case of inputting a clock signal from an external decoder will be described.

입력단자(IN1)를 통하여 27MHz의 클럭신호가 입력되면 OR1(30)은 텔레비젼 내부의 비디오 인코더(3)의 27MHz 클럭신호를 필요로 하는 블록으로 27MHz의 클럭 신호를 출력하게 된다. 그리고, 분주회로(40)는 27MHz를 분주하여 13.5MHz의 클럭 신호를 발생한다. OR2(50)는 13.5MHz의 클럭신호를 발생하고, 멀티플렉서(60)는 선택신호(clksel)에 응답하여 27MHz 또는 13.5MHz의 클럭신호를 발생한다. 이 경우에 입력단자(IN1)로는 로우레벨의 신호가 인가된다.When a 27 MHz clock signal is input through the input terminal IN1, the OR1 30 outputs a 27 MHz clock signal to a block requiring a 27 MHz clock signal of the video encoder 3 inside the television. The frequency divider 40 divides 27 MHz to generate a clock signal of 13.5 MHz. The OR2 50 generates a clock signal of 13.5 MHz, and the multiplexer 60 generates a clock signal of 27 MHz or 13.5 MHz in response to the selection signal clksel. In this case, a low level signal is applied to the input terminal IN1.

입력단자(IN2)를 통하여 13.5MHz의 클럭신호가 입력되면, 클럭 발생부(10)는 13.5MHz의 클럭신호를 발생한다. 체배회로(20)는 13.5MHz의 클럭신호를 체배하여 27MHz의 클럭신호를 발생하게 된다. OR1(30)은 27MHz의 클럭신호를 발생한다. 그리고 멀티플렉서(60)는 선택신호(clksel)에 응답하여 27MHz또는 13.5MHz의 클럭신호를 발생한다. 이 경우에 입력단자(IN2)로는 로우레벨의 신호가 인가된다.When a 13.5 MHz clock signal is input through the input terminal IN2, the clock generator 10 generates a 13.5 MHz clock signal. The multiplication circuit 20 multiplies a clock signal of 13.5 MHz to generate a clock signal of 27 MHz. OR1 30 generates a 27 MHz clock signal. The multiplexer 60 generates a clock signal of 27 MHz or 13.5 MHz in response to the selection signal clksel. In this case, a low level signal is applied to the input terminal IN2.

즉, 외부의 디코더로부터 13.5MHz또는 27MHz의 클럭신호가 입력되는 경우에 13.5MHz와 27MHz의 클럭신호를 발생할 수 있다. 두 개의 클럭 신호를 다 발생하는 이유는 내부의 인코더는 항상 27MHz를 필요로 하는 블록과 27MHz또는 13.5MHz를 필요로 하는 블록이 존재하므로 OR1(30)의 출력은 항상 27MHz가 출력되도록 하여 27MHz를 필요로 하는 블록으로 인가하고, 멀티플렉서부(60)는 27MHz또는 13.5MHz를 선택적으로 출력할 수 있도록 하여 27MHz또는 13.5MHz를 필요로 하는 블록으로 인가한다.That is, when a 13.5 MHz or 27 MHz clock signal is input from an external decoder, clock signals of 13.5 MHz and 27 MHz may be generated. The reason why both clock signals are generated is because the internal encoder always has a block requiring 27 MHz and a block requiring 27 MHz or 13.5 MHz, so the output of OR1 (30) always requires 27 MHz so that 27 MHz is output. The multiplexer unit 60 can selectively output 27 MHz or 13.5 MHz, and apply it to a block requiring 27 MHz or 13.5 MHz.

다음으로, 비디오 인코더(3) 외부의 비디오 디코더로 클럭신호를 제공하는 경우에는 입력단자들(IN1, IN2)로의 클럭신호 입력은 없으며, 수정 발진기(10)에 의해서 발생된 13.5MHz의 클럭신호가 클럭 발생부(10)에 의해서 발생된다. 이 경우에, 입력 단자들(IN1, IN2)로 로우레벨의 신호가 인가된다.Next, in the case of providing the clock signal to the video decoder external to the video encoder 3, there is no clock signal input to the input terminals IN1 and IN2, and the 13.5 MHz clock signal generated by the crystal oscillator 10 It is generated by the clock generator 10. In this case, a low level signal is applied to the input terminals IN1 and IN2.

이 경우에, 체배회로(20)는 클럭 발생부(10)의 출력 클럭신호를 체배하여 27MHz의 클럭신호를 발생한다. OR게이트(50)는 13.5MHz의 클럭신호를 출력하게 된다. 멀티플렉서부(60)는 선택신호(clksel)에 응답하여 13.5MHz또는 27MHz의 클럭 신호를 발생하여 외부의 디코더로 인가해줄 수 있게 된다.In this case, the multiplication circuit 20 multiplies the output clock signal of the clock generator 10 to generate a 27 MHz clock signal. The OR gate 50 outputs a clock signal of 13.5 MHz. The multiplexer unit 60 may generate a clock signal of 13.5 MHz or 27 MHz in response to the selection signal clksel, and apply it to an external decoder.

즉, 상술한 실시예의 나타낸 바와 같은 제어회로를 비디오 인코더에 구비함으로써, 외부에서 인가되는 디지털 비디오 신호의 클럭 주파수가 내부의 비디오 인코더의 클럭 주파수와 다르더라도 오류없이 동작을 수행할 수 있다.That is, by providing the control circuit as shown in the above-described embodiment in the video encoder, the operation can be performed without error even if the clock frequency of the externally applied digital video signal is different from the clock frequency of the internal video encoder.

상술한 본 발명에 의하면 외부의 디코더의 클럭 주파수와 텔레비젼 내부의 인코더의 클럭 주파수가 다른 경우에 내부의 인코더의 클럭 주파수를 외부의 디코더의 클럭 주파수로 변환함으로써 외부에서 인가되는 디지털 비디오 신호를 정확하게 인코딩할 수 있다.According to the present invention described above, when the clock frequency of the external decoder and the clock frequency of the encoder inside the television are different, the digital video signal applied from the outside is correctly encoded by converting the clock frequency of the internal encoder into the clock frequency of the external decoder. can do.

Claims (3)

제1입력단자로 부터의 제1클럭신호 또는 제2입력단자로 부터의 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 출력신호로 발생하기 위한 제1조합수단; 내부에서 발생되는 제2클럭신호와 동일한 주파수를 가진 제4클럭신호와 상기 내부에서 발생되는 제2클럭신호를 변환한 상기 제1클럭신호와 동일한 주파수를 가진 제3클럭신호를 발생하기 위한 제2조합수단; 및 선택신호에 응답하여 상기 제3클럭신호 또는 상기 제4클럭신호를 선택적으로 출력하기 위한 선택수단을 구비한 것을 특징으로 하는 디지털 복합 영상기기의 입출력 클럭 주파수 제어회로A first combination for generating, as an output signal, a third clock signal having the same frequency as the first clock signal obtained by converting the first clock signal from the first input terminal or the second clock signal from the second input terminal. Way; A second clock for generating a fourth clock signal having the same frequency as the second clock signal generated therein and a third clock signal having the same frequency as the first clock signal converted from the second clock signal generated therein; Combination means; And selection means for selectively outputting the third clock signal or the fourth clock signal in response to a selection signal. 제1항에 있어서, 상기 제1조합수단은 상기 제2입력단자로 부터의 제2클럭신호 또는 상기 내부에서 발생되는 제2클럭신호를 상기 제1클럭신호와 동일한 주파수를 가진 상기 제3클럭신호로 변환하기 위한 주파수 체배기; 및 상기 제1입력단자로 부터의 제1클럭신호와 상기 주파수 체배기로부터 출력되는 제3클럭신호를 논리합하기 위한 제1OR게이트를 구비한 것을 특징으로 하는 디지털 복합 영상기기의 입출력 클럭 주파수 제어회로.The third clock signal of claim 1, wherein the first combining means comprises a second clock signal from the second input terminal or a second clock signal generated therein, the third clock signal having the same frequency as the first clock signal. A frequency multiplier for converting the frequency into a multiplier; And a first OR gate configured to logically combine a first clock signal from the first input terminal and a third clock signal output from the frequency multiplier. 제1항에 있어서, 상기 제2조합수단은 상기 제1입력단자로 부터의 제1클럭신호를 상기 제4클럭신호로 변환하기 위한 주파수 분배기; 및 상기 주파수 분배기의 출력 클럭신호와 상기 제2입력단자로 부터의 제2클럭신호 또는 상기 내부에서 발생되는 제2클럭신호를 논리합하기 위한 제2OR게이트를 구비한 것을 특징으로 하는 디지털 복합 영상기기의 입출력 클럭 주파수 제어회로.2. The apparatus of claim 1, wherein the second combining means comprises: a frequency divider for converting the first clock signal from the first input terminal into the fourth clock signal; And a second OR gate configured to logically combine the output clock signal of the frequency divider and the second clock signal from the second input terminal or the second clock signal generated therein. I / O clock frequency control circuit.
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