KR0163154B1 - Interface apparatus of parallel processing - Google Patents
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Abstract
본 발명은 병렬처리프로세서를 이용하여 링크(link)통신, 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신이 가능한 인터페이스장치에 관한 것이다. 이 인터페이스장치는 별도의 링크 포트를 다수개 구비한 병렬처리프로세서와; 자체적으로 비동기식통신, HDLC통신, SDLC 통신방식을 구비하고 있는 직렬통신프로세서를 구비한 병렬처리프로세서의 인터페이스장치에 있어서; 외부모듈과 직접적인 링크 통신이 가능한 링크 어뎁터를 접속하고; 상기 병렬처리프로세서는, 상기 링크 어뎁터와 접속하고, 상기 링크 어뎁터를 통해서 외부에서 운용해서, 상기 별도로 구비된 링크 포트를 통해 외부 모듈과 데이터를 전송하며; 상기 직렬통신프로세서는, 상기 병렬처리프로세서와 접속하고, 외부에서 상기 링크 어뎁터를 통해 인가되는 데이터를 상기 병렬처리프로세서의 제어하에 입력해서 비동기식통신, HDLC통신, SDLC 통신방식에 의해 데이터의 전송을 수행하며; 그리고 상기 링크어뎁터와 직렬통신프로세서 등으로 제어신호를 공급하는 프로그램블 로직 디바이스로 이루어진 것을 특징으로 한다.The present invention relates to an interface device capable of link communication, asynchronous communication, high level data link control (HDLC) communication, and synchronous data link control (SDLC) communication using a parallel processor. The interface device includes a parallel processing processor having a plurality of separate link ports; An interface device of a parallel processor having a serial communication processor having an asynchronous communication, an HDLC communication, and an SDLC communication method; Connecting a link adapter capable of direct link communication with an external module; The parallel processor is connected to the link adapter, operated externally through the link adapter, and transmits data with an external module through the separately provided link port; The serial communication processor is connected to the parallel processor, and inputs data applied through the link adapter from the outside under the control of the parallel processor to perform data transfer by asynchronous communication, HDLC communication, or SDLC communication method. To; And a programmable logic device for supplying control signals to the link adapter and a serial communication processor.
Description
제1도는 본 발명에 따른 병렬처리프로세서 인터페이스장치의 블럭도.1 is a block diagram of a parallel processor interface device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 병렬처리프로세서 20 : 직렬 통신 컨트롤러10: parallel processor 20: serial communication controller
30 : 메모리 40 : 프로그램블로직 디바이스30: memory 40: program logic device
50 : 링크 어뎁터50: link adapter
본 발명은 병렬처리프로세서를 이용하여 링크(LINK) 통신, 비동기식(Asynchronous) 통신, HDLC(High Level Data Link Control) 통신, SDLC(Synchronous Data Link Control) 통신이 가능한 인터페이스장치에 관한 것이다.The present invention relates to an interface device capable of link (LINK) communication, asynchronous communication, high level data link control (HDLC) communication, and synchronous data link control (SDLC) communication using a parallel processor.
마이크로프로세서 개발 시스템에서 장비 제작시 메인 프로세서가 다양한 방식의 통신을 수용할 수 있어야만 장비 제작에 경제적으로 효과를 볼 수 있다.When manufacturing equipment in a microprocessor development system, the main processor must be able to accommodate various types of communication in order to be economically effective in equipment manufacturing.
이러한 관점에서 봤을 때, 병렬처리프로세서인 트랜스퓨터(TRANSPUTER)를 CPU로 채택하고 장비 제작을 하는 경우, 종래에는 SGS-THMSON 사의 BOO8 보드가 있어서 사용을 해 왔다. 그러나, BOO8 보드는 링크 통신으로만 제한되어 있어서, 그 기능에 제한을 받아 왔고, 또한, 이 BOO8 보드의 가격이 너무 고가임에 의해서 사용에 어려움이 많았다.From this point of view, when adopting a parallel processing processor (TRANSPUTER) as a CPU and manufacturing equipment, there has been a conventional BOO8 board of SGS-THMSON. However, since the BOO8 board is limited only to link communication, its function has been limited, and the price of this BOO8 board is too high, making it difficult to use.
따라서 본 발명의 목적은 병렬처리프로세서인 트랜스퓨터를 이용하여 링크(LINK) 통신, 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신이 가능한 인터페이스장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an interface device capable of link communication, asynchronous communication, high level data link control (HDLC) communication, and synchronous data link control (SDLC) communication using a parallel processing processor. In providing.
상기 목적을 달성하기 위한 본 발명에 따른 인터페이스장치는, 별도의 링크 포트를 다수개 구비한 병렬처리프로세서와; 자체적으로 비동기식통신, HDLC통신, SDLC 통신방식을 구비하고 있는 직렬통신프로세서를 구비한 병렬처리프로세서의 인터페이스장치에 있어서; 외부모듈과 직접적인 링크 통신이 가능한 링크 어뎁터를 접속하고; 상기 병렬처리프로세서는, 상기 링크 어뎁터와 접속하고, 상기 링크 어뎁터를 통해서 외부에서 운용해서, 상기 별도로 구비된 링크 포트를 통해 외부 모듈과 데이터를 전송하며; 상기 직렬통신프로세서는, 상기 병렬처리프로세서와 접속하고, 외부에서 상기 링크 어뎁터를 통해 인가되는 데이터를 상기 병렬처리프로세서의 제어하에 입력해서 비동기식통신, HDLC통신, SDLC 통신방식에 의해 데이터의 전송을 수행하며; 그리고 상기 링크어뎁터와 직렬통신프로세서 등으로 제어신호를 공급하는 프로그램블 로직 디바이스로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided an interface device including: a parallel processing processor having a plurality of separate link ports; An interface device of a parallel processor having a serial communication processor having an asynchronous communication, an HDLC communication, and an SDLC communication method; Connecting a link adapter capable of direct link communication with an external module; The parallel processor is connected to the link adapter, operated externally through the link adapter, and transmits data with an external module through the separately provided link port; The serial communication processor is connected to the parallel processor, and inputs data applied through the link adapter from the outside under the control of the parallel processor to perform data transfer by asynchronous communication, HDLC communication, or SDLC communication method. To; And a programmable logic device for supplying control signals to the link adapter and a serial communication processor.
이하 첨부한 도면을 참조하여 본 발명에 의한 병렬처리프로세서의 인터페이스 장치를 상세히 설명한다.Hereinafter, an interface device of a parallel processing processor according to the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 병렬처리프로세서의 인터페이스장치의 블록도를 도시하고 있다.1 is a block diagram of an interface device of a parallel processing processor according to the present invention.
제1도에 도시되고 있는 바와 같이, 구성은 SGS-THOMSON 사에서 생산하고, 4개의 링크 통신 포트(port)를 가지고 있으며, 4K 바이트의 SRAM을 내장하고, 5/10/20M bit/sec에서 통신속도를 선택하며, 64비트의 플로팅 포인트 유니트(floating point unit)를 내장한 32비트 병렬 처리용 마이크로프로세서인 트랜스퓨터(TRANSPUTER:10)가 메인 프로세서로 위치한다. 상기 SRAM은 Micron 사에서 개발된 메모리소자이다.As shown in Figure 1, the configuration is produced by SGS-THOMSON, has four link communication ports, incorporates 4K bytes of SRAM, and communicates at 5/10 / 20M bit / sec. Selecting the speed, the main processor is the TRANSPUTER: 10, a 32-bit parallel processing microprocessor with a 64-bit floating point unit. The SRAM is a memory device developed by Micron.
상기 트랜스퓨터(10)에서 전송하는 데이터를 저장하기 위한 메모리(30)가 상기 트랜스퓨터에 접속하고 있다. 본 발명에서는 512K바이트의 크기를 가지고 있다.A memory 30 for storing data transmitted from the computer 10 is connected to the computer. In the present invention, it has a size of 512K bytes.
그리고 상기 트랜스퓨터(10)에 직렬 통신용 컨트롤러(20;Enhanced Serial Communications Controller)가 접속하고 있다. 상기 직렬 통신용 컨트롤러(20)는 자일로그, AMD사 등에서 제조하고, 두 개의 채널을 구비하고 있으며, 본 발명에서 메인 프로세서인 트랜스퓨터(10)와 인터페이스 하여 통신 전용 소자로 사용한다. 따라서 사용자가 프로그램블(programmable)하게 레지스터를 운용하므로서 본 발명에서 달성하고자 하는 다양한 동작 모드[비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control) 통신]를 구현할 수 있다.The serial communication controller 20 is connected to the computer 10. The serial communication controller 20 is manufactured by Xylog, AMD, etc., and has two channels. In the present invention, the controller 20 is used as a communication-only device by interfacing with the main processor, the computer 10. Therefore, the user can implement various operation modes (Asynchronous communication, High Level Data Link Control (HDLC) communication, Synchronous Data Link Control (SDLC) communication) to be achieved in the present invention by operating registers programmatically. Can be.
그리고 프로그래블 로직 디바이스(40)가 상기 직렬 통신용 컨트롤러(20)과 입/출력 디바이스(50)에 접속한다. 상기 디바이스(40)은 National 사 또는 Lattice 사 등에서 개발된 제어소자로, TTL 로직을 프로그램블 하게 구성하여 전용장비를 이용한 IC에 직접시키는 소자이다. 따라서 본 발명에서는 상기 컨트롤러(20)와 입/출력 디바이스(50)등에 제어신호를 인가한다.The programmable logic device 40 is connected to the serial communication controller 20 and the input / output device 50. The device 40 is a control device developed by National or Lattice, etc., and is a device configured to program TTL logic programmatically and directly to an IC using dedicated equipment. Accordingly, in the present invention, a control signal is applied to the controller 20 and the input / output device 50.
상기 입/출력 디바이스(50)는 SGS-THOMSON사에서 생산하는 링크 아답터로, 10/20 M bits/sec 중에 통신속도가 선택 가능한 링크 통신 소자이다. 따라서 상기 입/출력 디바이스(50)는 트랜스퓨터(10)와 접속되어 있어서, 상기 입/출력 디바이스(50)를 통해서 상기 트랜스퓨터(10)와 다른 프로세서 간에 링크 통신이 이루어진다.The input / output device 50 is a link adapter produced by SGS-THOMSON, and is a link communication element whose communication speed can be selected among 10/20 M bits / sec. Thus, the input / output device 50 is connected to the computer 10, so that link communication is performed between the computer 10 and the other processor through the input / output device 50.
상기와 같이 구성되는 본 발명에 따른 병렬처리프로세서의 인터페이스장치를 이용한 링크 통신, 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신이 이루어지는 과정을 상세히 설명한다.The process of performing link communication, asynchronous communication, high level data link control (HDLC) communication, and synchronous data link control (SDLC) communication using the interface device of the parallel processor according to the present invention configured as described above will be described in detail. do.
먼저 링크 아답터인 입/출력 디바이스(50)를 통해서 외부와 직접 링크 포트(Direct Link Port)가 형성되어 링크 통신이 이루어진다. 즉, IBM PC에서 어드레스, 데이터 제어 신호들을 디코딩하여 인가하면, 상기 입/출력 디바이스(50)를 통해서 외부와 통신을 한다. 이때 상기 입/출력 디바이스(50)는 병렬 데이터를 입력해서 직렬로 출력하고, 직렬 데이터를 입력해서 병렬로 출력한다.(1번 경로)First, a direct link port is formed with an external device through an input / output device 50 that is a link adapter to perform link communication. That is, when the address and data control signals are decoded and applied by the IBM PC, the external device communicates with the outside through the input / output device 50. At this time, the input / output device 50 inputs parallel data to output in series, and inputs serial data to output in parallel.
그리고 상기 입/출력 디바이스(50)를 통해서 상기 트랜스퓨터(10)와 다른 프로세서 간에 링크 통신(3번 경로)이 이루어지는 과정은, 일단 외부 IBM PC에서 상기 입/출력 디바이스(50)를 통하여 트랜스퓨터(10)내에 실행 가능 파일을 다운 로딩하여 상기 트랜스퓨터를 운용한다. 그 다음 트랜스퓨터(10)의 링크(자체 구비된 4개의 링크 통신 포트)를 통하여 외부로 실행 파일을 전송시킨다. 이 경로로 외부의 다른 모듈과 통신이 가능하게 된다.(3번 경로) 이때 상기 입/출력 디바이스(50)는 프로그램블 로직 디바이스(40)의 제어를 받는다.In addition, the process of link communication (path 3) between the computer 10 and the other processor through the input / output device 50 is performed by the external computer through the input / output device 50 through the input / output device 50. Download the executable file in (10) to operate the computer. Then, the executable file is transmitted to the outside through the link of the computer 10 (four link communication ports provided therein). This path enables communication with other external modules. (Path 3) At this time, the input / output device 50 is controlled by the programmable logic device 40.
그리고 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신은 직렬 통신 컨트롤러(20)를 통해서 이루어진다.Asynchronous communication, High Level Data Link Control (HDLC) communication, and Synchronous Data Link Control (SDLC) communication are performed through the serial communication controller 20.
그 과정은, 입/출력 디바이스(50), 트랜스퓨터(10)의 병렬 버스, 직렬 통신 컨트롤러(20)의 활성화 순서를 통하여 상기 컨트롤러(20)가 외부와 통신하는 방식이다. 다시 말해서, 상기 컨트롤러(20)의 초기화 및 프로그램블한 상태를 상기 입/출력 디바이스(50), 트랜스퓨터 버스, 컨트롤러(20)의 경로로 이루어지며, 상기 활성화된 컨트롤러(20)는 그 자체 고유 기능인 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신방식으로 외부 모듈과 통신을 수행한다. 이때 상기 입/출력 디바이스(50)는 프로그램블 로직 디바이스(40)의 제어를 받는다.(2번 경로) 상기 비동기식(Asynchronous)통신, HDLC(High Level Data Link Control)통신, SDLC(Synchronous Data Link Control)통신은 상기 컨트롤러(20)를 통해서 이루어지는데, 상기 3가지 통신 수행 형식은 프로그램블한 레지스터의 세팅 및 하드웨어상의 라인 연결에 의해서 선택 및 구현된다.The process is a method in which the controller 20 communicates with the outside through an activation sequence of the input / output device 50, the parallel bus of the transformer 10 and the serial communication controller 20. In other words, the initialized and programmable state of the controller 20 is composed of the paths of the input / output device 50, the computer bus, and the controller 20, and the activated controller 20 is itself unique. Asynchronous communication, High Level Data Link Control (HDLC) communication, and Synchronous Data Link Control (SDLC) communication are used to communicate with external modules. In this case, the input / output device 50 is controlled by the programmable logic device 40. (2nd path) Asynchronous communication, High Level Data Link Control (HDLC) communication, and Synchronous Data Link Control (SDLC). Communication is carried out through the controller 20. The three communication execution formats are selected and implemented by setting programmable registers and connecting lines on hardware.
이상 상술한 바와 같이 본 발명에 따른 병렬처리프로세서의 인터페이스장치는, 다양한 통신방식을 구현하므로서 장비 구입의 비용을 줄일 수 있으며, 장비의 운용에 있어서도 융통성을 추구할 수 있는 잇점이 있다.As described above, the interface device of the parallel processing processor according to the present invention can reduce the cost of equipment purchase by implementing various communication methods, and has the advantage of pursuing flexibility in the operation of the equipment.
Claims (1)
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| KR1019950059830A KR0163154B1 (en) | 1995-12-28 | 1995-12-28 | Interface apparatus of parallel processing |
Applications Claiming Priority (1)
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| KR1019950059830A KR0163154B1 (en) | 1995-12-28 | 1995-12-28 | Interface apparatus of parallel processing |
Publications (2)
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Families Citing this family (1)
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- 1995-12-28 KR KR1019950059830A patent/KR0163154B1/en not_active IP Right Cessation
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