KR0155916B1

KR0155916B1 - Semiconductor memory device

Info

Publication number: KR0155916B1
Application number: KR1019950039028A
Authority: KR
Inventors: 김명재
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1998-12-01
Also published as: KR970023431A

Abstract

비트 라인 선충전 전압을 별도의 라인을 통해 공급하지 않고 센스 앰프의 구동 전압을 공급하는 라인을 통해 공급함으로써 메모리 장치의 레이아웃을 줄일 수 있는 구조를 갖는 반도체 메모리 장치가 개시된다.Disclosed is a semiconductor memory device having a structure capable of reducing the layout of a memory device by supplying a bit line precharge voltage through a line for supplying a driving voltage of a sense amplifier without supplying a separate line.

본 발명의 반도체 메모리 장치는 메모리 셀 어레이에 연결된 비트 라인에서 감지된 전압 레벨을 감지하는 센스 앰프와 비트 라인을 선충전 시키는 선충전부를 구비하는 반도체 메모리 장치에 있어서, 상기 센스 앰프의 구동 전압과 상기 비트 라인 선충전부의 선충전 전압을 공통의 라인을 통하여 공급하는 구조를 갖는 것을 특징으로 한다.A semiconductor memory device of the present invention includes a sense amplifier for sensing a voltage level sensed at a bit line connected to a memory cell array, and a precharge unit for precharging a bit line, wherein the driving voltage of the sense amplifier and the And a structure for supplying the precharge voltage of the bit line precharge unit through a common line.

본 발명에 따른 반도체 메모리 장치는 센스 앰프의 구동 전압과 비트 라인 선충전 전압을 공통의 라인을 통하여 공급하게 함으로써 장치의 레이아웃 크기를 줄일 수 있게 하는 효과를 갖는다.The semiconductor memory device according to the present invention has an effect of reducing the layout size of the device by supplying the driving voltage and the bit line precharge voltage of the sense amplifier through a common line.

Description

Semiconductor memory device

제1도는 종래의 메모리 독출 회로의 구성을 보이는 회로도이다.1 is a circuit diagram showing the configuration of a conventional memory read circuit.

제2도는 제1도에 도시된 센스 앰프를 구동하는 드라이브 회로의 구성을 보이는 블록도이다.2 is a block diagram showing the configuration of a drive circuit for driving the sense amplifier shown in FIG.

제3도는 제1도 내지 제2도에 도시된 장치의 동작을 보이는 타이밍도이다.3 is a timing diagram showing the operation of the apparatus shown in FIGS.

제4도는 본 발명에 따른 메모리 독출 회로의 구성을 보이는 회로도이다.4 is a circuit diagram showing the configuration of a memory read circuit according to the present invention.

제5도는 제4도에 도시된 장치의 동작을 보이는 타이밍도이다.FIG. 5 is a timing diagram showing the operation of the apparatus shown in FIG.

본 발명은 반도체 메모리 장치에 관한 것으로서 더욱 상세하게는 비트 라인 선충전 전압을 별도의 라인을 통해 공급하지 않고 센스 앰프의 구동 전압을 공급하는 라인을 통해 공급함으로써 메모리 장치의 레이아웃을 줄일 수 있는 구조를 갖는 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, a structure capable of reducing the layout of a memory device by supplying a bit line precharge voltage through a line for supplying a driving voltage of a sense amplifier instead of a separate line. It relates to a device having.

반도체 메모리 장치에 있어서 메모리 셀로부터 독출된 데이터는 한쌍의 비트 라인 상에 나타나고 이는 센스 앰프(sense amplifier)에 의해 증폭된 다음 데이터 출력 버퍼를 통하여 출력된다. 이때, 비트 라인은 데이터 전송 전에 소정의 레벨로 선충전(precharge)되어 있는 것이 좋다.In a semiconductor memory device, data read from a memory cell appears on a pair of bit lines, which are amplified by a sense amplifier and then output through a data output buffer. At this time, the bit line is preferably precharged to a predetermined level before data transfer.

그 이유는 데이터가 비트 라인 상에 나타날 때 비트 라인 상의 전위가 갑자기 논리 0에서 논리 1의 상태로 혹은 그 반대로 변환되고, 이는 전원 전압의 폭으로 스윙(swing)되기 때문에 이로 인한 피크 전류(peak current)가 흐르기 때문이다.The reason for this is that when data appears on the bit line, the potential on the bit line suddenly shifts from logic 0 to logic 1 and vice versa, which swings the width of the supply voltage, resulting in peak current. ) Flows.

비트 라인의 충전에 소요되는 전압은 비트 라인 충전용 전압 발생기에서 발생되고, 전용의 공급 라인을 통하여 비트 라인 선충전부에 공급된다.The voltage required for charging the bit line is generated by the voltage generator for charging the bit line, and is supplied to the bit line precharge unit through a dedicated supply line.

따라서, 종래의 반도체 메모리 장치에 있어서는 센스 앰프 구동 전압이 인가되는 라인과 비트 라인이 동일한 전위로 선충전되고 있음에도 불구하고 각각 별개의 라인을 구성함으로써 레이아웃의 크기가 증가되는 문제점이 있었다.Therefore, in the conventional semiconductor memory device, although the line to which the sense amplifier driving voltage is applied and the bit line are precharged with the same potential, there is a problem that the size of the layout is increased by forming separate lines.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 레이아웃의 크기를 효과적으로 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor memory device capable of effectively reducing the size of a layout.

상기의 목적을 달성하는 본 발명의 반도체 메모리 장치는 메모리 셀 어레이에 연결된 비트 라인에서 감지된 전압 레벨을 감지하는 센스 앰프와 상기 비트 라인을 선충전시키는 선충전부를 구비하는 반도체 메모리 장치에 있어서, 상기 센스 앰프의 구동 전압과 상기 비트 라인 선충전부의 선충전 전압을 공통의 라인을 통하여 공급하는 구조를 갖는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.According to an aspect of the present invention, a semiconductor memory device includes a sense amplifier configured to sense a voltage level detected at a bit line connected to a memory cell array, and a precharge unit configured to precharge the bit line. And a structure in which the driving voltage of the sense amplifier and the precharge voltage of the bit line precharge unit are supplied through a common line. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

메모리 셀 어레이에 기록된 내용을 독출하는 종래의 데이터 독출 회로를 제1도에 도시하였다. 제1도에 도시된 장치는 메모리 셀 어레이(10)에 연결된 비트 라인(BL, BLB)에서 감지된 전압 레벨을 센스 앰프(14)로 전달시켜 주는 전달 게이트부(12), 비트 라인(BL, BLB)을 등화 및 선충전시키는 등화 및 선충전부(16), 그리고 데이터 출려부(18)를 구비한다.FIG. 1 shows a conventional data reading circuit for reading contents written to a memory cell array. The device shown in FIG. 1 transfers the voltage level sensed by the bit lines BL and BLB connected to the memory cell array 10 to the sense amplifier 14 and the bit line BL. Equalization and precharge unit 16 for equalizing and precharging the BLB), and data extraction unit 18 is provided.

제1도에 있어서, LA는 센스 앰프(14)의 엔모오스 트랜지스터(140,142)를 구동시키기 위한 제1구동 전압이고, LAB는 피모오스 트랜지스터(144,146)를 구동시키기 위한 제2구동 전압이다. 그리고,VBL은 비트 라인(BL, BLB)을 선충전시키기 위한 선충전 전압이고, PIEQB는 프리차지 인에이블 신호(precharge enable signal)이다.In FIG. 1, LA is a first driving voltage for driving the NMOS transistors 140 and 142 of the sense amplifier 14, and LAB is a second driving voltage for driving the PMOS transistors 144 and 146. In FIG. VBL is a precharge voltage for precharging the bit lines BL and BLB, and PIEQB is a precharge enable signal.

LA와 LAB는 비트 라인(BL, BLB)을 통하여 메모리 셀 어레이(10)의 소정의 셀(도시되지 않음)을 액세스하는 액티브 사이클(active cycle)동안에는 Vcc혹은 GND로 천이되고, 다음의 액티브 사이클을 위하여 비트 라인(BL, BLB)을 선충전 시키는 프리차지 사이클(precharge cycle)동안에는 1/2Vcc로 선충전된다.The LA and LAB transition to Vcc or GND during an active cycle of accessing a predetermined cell (not shown) of the memory cell array 10 through the bit lines BL and BLB, and then execute the next active cycle. In order to precharge the bit line (BL, BLB) to precharge cycle (precharge cycle) to precharge to 1 / 2Vcc.

비트 라인(BL, BLB)도 액티브 사이클 동안에는 메모리 셀에 저장된 전위에 따라 혹은 저장된 전위에 따라 천이 되지만 프리차지 사이클 동안에는 1/2Vcc로 선충전된다.The bit lines BL and BLB also transition according to the potential stored in the memory cell or the stored potential during the active cycle, but are precharged to 1/2 Vcc during the precharge cycle.

이때, 센스 앰프(14)의 선충전 전압과 비트 라인의 선충전 전압은 통상의 정전압 발생기로 구성된 1/2Vcc 발생기에서 제공된다.At this time, the precharge voltage of the sense amplifier 14 and the precharge voltage of the bit line are provided by a 1 / 2Vcc generator composed of a conventional constant voltage generator.

제2도는 제1도에 도시된 센스 앰프를 구동하는 드라이브 회로의 구성을 보이는 블록도이다. 제2도에 있어서, 참조 부호 201과 203 및 205는 엔모오스 트랜지스터이고, 202 및 204는 피모오스 트랜지스터이다.2 is a block diagram showing the configuration of a drive circuit for driving the sense amplifier shown in FIG. In Fig. 2, reference numerals 201, 203, and 205 denote an MOS transistor, and 202 and 204 denote PMOS transistors.

엔모오스 트랜지스터(201)와 피모오스 트랜지스터(202)는 VBL과 Vcc의 사이에 직렬로 접속되어져 있고, 또 다른 엔모오스 트랜지스터(203, 204)는 VBL과 GND의 사이에 직렬로 접속되어져 있다.The NMOS transistor 201 and the PMOS transistor 202 are connected in series between VBL and Vcc, and other NMOS transistors 203 and 204 are connected in series between VBL and GND.

액티브 사이클 동안 프리차지 인에이블 신호(PLEQB)는 로우 레벨을 유지하고, 제1구동 전압 게이트 신호인 LAPG는 로우 레벨로 유지되므로 피모오스 트랜지스터(202)의 동작에 의해 LA는 Vcc레벨을 유지한다. 또한 제2구동 전압 게이트 신호인 LANG는 하이 레벨로 유지되므로 엔모오스 트랜지스터(204)의 동작에 의해 LAB는 GND레벨을 유지한다.During the active cycle, the precharge enable signal PLEQB maintains a low level, and since the first driving voltage gate signal LAPG remains at a low level, the LA maintains the Vcc level by the operation of the PMOS transistor 202. Since the second driving voltage gate signal LANG is maintained at the high level, the LAB maintains the GND level due to the operation of the NMOS transistor 204.

프리차지 사이클 동안 프리차지 인에이블 신호(PIEQB)는 하이 레벨로 유지되고, 제1구동 전압 게이트 신호인 LAPG는 하이 레벨로 유지되므로 엔모오스 트랜지스터(201)의 동작에 의해 LA는 1/2Vcc 레벨을 유지한다. 또한 제2구동 전압 게이트 신호인 LANG는 로우 레벨로 유지되므로 엔모오스 트랜지스터(203)의 동작에 의해 LAB는 GND레벨을 유지한다.During the precharge cycle, the precharge enable signal PIEQB is maintained at a high level, and the first driving voltage gate signal LAPG is maintained at a high level. Therefore, LA is reduced to 1 / 2Vcc level by the operation of the enMOS transistor 201. Keep it. In addition, since the second driving voltage gate signal LANG is maintained at the low level, the LAB maintains the GND level due to the operation of the NMOS transistor 203.

제1도 내지 제2도에 도시된 장치의 동작을 제3도에 도시된 타이밍도를 참조하여 설명한다. 엔 채널 센스 앰프의 파워 소오스이면서 동시에 인에이블 신호인 LAB는 LANG가 하이 레벨일 때 1/2Vcc에서 로우 레벨로 인에이블되며, 피 채널 센스 앰프의 파워 소오스이면서 동시에 인에이블 신호인 LA는 LAPG가 로우 레벨일 때 1/2Vcc에서 하이 레벨로 인에이블 된다.The operation of the apparatus shown in FIGS. 1 to 2 will be described with reference to the timing diagram shown in FIG. The LAB, the power source of the N-channel sense amplifier, and the enable signal at the same time, are enabled at a low level at 1/2 Vcc when the LANG is at a high level. Level is enabled at 1 / 2Vcc to high level.

프리차지 인에이블 신호(PIEQB)가 로우 레벨에서 하이 레벨로 바뀌어 짐에 따라 센스 앰프(14)의 동작에 의해 하이 혹은 로우로 충분히 전이되었던 비트 라인(BL, BLB)이 VBL 레벨(1/2Vcc)로 선충전되며, 하이 레벨과 로우 레벨로 인에이블되었던 LA/LAB 또한 VBL 레벨로 선충전되어 센스 앰프(14)를 디스에이블 시키게 된다.As the precharge enable signal PIEQB changes from a low level to a high level, the bit lines BL and BLB that have sufficiently transitioned to high or low by the operation of the sense amplifier 14 are shifted to the VBL level (1/2 Vcc). LA / LAB, which has been precharged at the high level and low level, is also precharged to the VBL level to disable the sense amplifier 14.

여기서, 비트 라인(BL, BLB)은 등화 및 선충전부(16)를 통해 공급된 VBL과 LA/LAB(VBL 레벨로 선충전되어져 있는)에 의해 동시에 선충전된다. 즉, VBL의 공급 라인이 중복되어져 있다. 이에 따라 중복 인가된 VBL 파워 라인에 의해 레이아웃 크기가 커지는 문제점이 있다.Here, the bit lines BL and BLB are simultaneously precharged by VBL and LA / LAB (precharged to VBL level) supplied through the equalization and precharge unit 16. That is, the supply lines of VBL overlap. Accordingly, there is a problem in that the layout size is increased by the overlapped VBL power lines.

제4도는 본 발명에 따른 장치의 일 실시 예를 보이는 회로도이다. 제4도에 도시된 장치에 있어서 등화 및 선층전부(16)에 인가되던 VBL라인이 없어지고, 대신 센스 앰프(14)의 제1구동 전압(LA)이 선충전 전압으로 인가되는 점만이 다르므로 이에 관하여만 설명한다.4 is a circuit diagram showing an embodiment of the apparatus according to the present invention. In the apparatus shown in FIG. 4, the VBL line applied to the equalization and the front layer part 16 is eliminated, and only the difference in that the first driving voltage LA of the sense amplifier 14 is applied as the precharge voltage is different. Only this is explained.

제4도에 도시된 장치의 동작을 제5도에 도시된 타이밍도를 참조하여 설명한다. 프리차지 인에이블 신호(PIEQB)가 로우 레벨에서 하이 레벨로 바뀌어 짐에 따라 하이 레벨과 로우 레벨로 각각 인에이블 되었던 제1구동 전압(LA)과 제2구동 전압(LAB)이 VBL 레벨로 등화 및 선충전된다.The operation of the apparatus shown in FIG. 4 will be described with reference to the timing diagram shown in FIG. As the precharge enable signal PIEQB is changed from the low level to the high level, the first and second driving voltages LAB and LAB, which are enabled at the high level and the low level, are equalized to the VBL level. It is precharged.

이 중에서 VBL레벨로 선충전되고 있는 제1구동 전압(LA)을 등화 및 선층전부(16)의 선층전 전압으로 인가하여 비트 라인(BL, BLB)을 VBL레벨로 등화 및 선충전시킨다.Among these, the first driving voltage LA, which is precharged to the VBL level, is applied to the equalization and the precharge voltage of the front layer part 16 to equalize and precharge the bit lines BL and BLB to the VBL level.

제4도에 도시된 장치의 동작에 있어서 동일한 라인을 통하여 센스 앰프(14) 및 비트 라인(BL,BLB)을 선충전시키고 있으므로 비트 라인의 선충전에 소요되는 시간이 증가될 소지가 있다.In the operation of the apparatus shown in FIG. 4, since the sense amplifier 14 and the bit lines BL and BLB are precharged through the same line, the time required for precharge of the bit line may be increased.

그러나, 일단 센스 앰프(14)가 선충전되고 난 후에 비트 라인(BL, BLB)이 선충전되므로 제1도에 도시된 장치에 비해 안정적으로 선충전될 수 있다.However, since the bit lines BL and BLB are precharged once the sense amplifier 14 is precharged, it can be precharged more stably than the apparatus shown in FIG.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 센스 앰프의 구동 전압과 비트 라인의 선충전 전압을 공통의 라인을 통하여 공급하게 함으로써 장치의 레이아웃 크기를 줄일 수 있게 하는 효과를 갖는다.As described above, the semiconductor memory device according to the present invention has the effect of reducing the layout size of the device by supplying the driving voltage of the sense amplifier and the precharge voltage of the bit line through a common line.

또한, 본 발명의 장치에 의해 효율적인 메모리 설계가 가능해지는 이점도 있다.In addition, there is an advantage in that the device of the present invention enables efficient memory design.

Claims

A semiconductor memory device having a sense amplifier for sensing a voltage level sensed at a bit line connected to a memory cell array and a precharge unit for precharging a bit line, wherein the driving voltage of the sense amplifier and precharge of the bit line precharge unit are provided. And a structure for supplying a voltage through a common line.

The semiconductor memory device according to claim 1, wherein the level of the precharge voltage supplied through the line is 1/2 Vcc (where Vcc is a power supply voltage).