KR0155718B1 - 동기 데이타 발생장치 - Google Patents

Abstract

본 발명은 디지탈 오디오 장치 간에 데이타를 송·수신할때 사용되는 동기 데이타를 발생하기 위한 동기 데이타 발생장치에 관한 것으로, 선행하는 서브 프레임 데이타의 P데이타 값, Ø프레임 데이타 값, 및 좌·우 채널의 데이타 값을 입력으로 하여 대응하는 동기 데이타의 형성을 가능하게 하는 간단한 로직회로로 구성되는 것을 특징으로 한다.

Description

동기 데이타 발생장치

제1도는 종래의 디지탈 오디오 데이타의 동기 데이타 발생장치.

제2도는 디지탈 오디오 데이타의 포맷을 보인 도면.

제3도는 디지탈 오디오 데이타에 부가되는 동기 데이타의 구성을 보인 도면.

제4도는 상기 동기 데이타에 따른 페리티 비트와의 관계를 보인 도면.

제5도는 본 발명의 동기 데이타 발생장치의 회로도.

본 발명은 디지탈 오디오 장치 간에 데이타를 송·수신할때 사용되는 동기 데이타를 발생하기 위한 장치에 관한 것으로, 특히 간단하게 구성 가능한 동기 데이타 발생장치에 관한 것이다.

일반적으로 디지탈 데이타를 처리하는 장치 간에 데이타를 송·수신하기 위해 전송되는 데이타에 대응하는 미리 정해진 동기 데이타를 실어 전송하는 방법으로 송·수신되는 데이타를 처리하는 2장치 간에 동기를 이룬다.

본 발명은 특히, 디지탈 오디오 장치 간에 송·수신되는 디지탈 데이타에 적용되는 것으로, 미리 저장된 동기 데이타를 선택적으로 출력하는 종래의 방법에 비해, 이전 데이타에 따라 간단한 로직에 의해 동기 데이타의 발생을 가능하게 함으로써, 동기 데이타 발생장치의 구성을 간단하게 구성 가능하게 한 것이다.

일반적으로 디지탈 오디오 장치 간의 데이타 전송 시의 디지탈 오디오 데이타의 동기 데이타는 상기 데이타의 포맷에 따라 4타임 슬롯 구간 동안에 128fs 클럭 주기로 8비트의 데이타가 출력되는 이유로 데이타 프레임의 위치와 좌·우 채널에 따른 6가지 동기 데이타로 구성된다.

종래의 방법에 의한 디지탈 오디오 장치 간의 데이타 전송시의 동기 데이타 발생장치는 제1도에 도시한 바와 같이 상기 6개로 구성되는 동기 데이타를 저장하기 위한 레지스터(11)와 상기 동기 데이타를 선택적으로 출력하는 멀티플렉서(12)로 구성되고, 상기 구성에 따른 데이타 전송시의 동기 데이타 부가방법은 상기 멀티플렉서(12)에 의해 선택되어 출력되는 동기 데이타는 이전 프레임의 마지막 비트값과 해당 프레임의 번호 및 프레임을 구성하는 좌·우 채널에 의해 하나의 동기 데이타를 결정하여 출력하는 방법으로 구현된다.

상기 종래의 동기 데이타 발생장치는 동기 데이타를 레지스터에 미리 저장하는 관계로 회로의 용적이 커지는 문제점이 있다.

상기 문제점을 해결하기 위하여 본 발명의 동기 데이타 발생장치는 수개의 로직으로 간단하게 구성하고 상기 이전 프레임의 마지막 비트값과 해당 프레임의 번호 및 프레임을 구성하는 좌·우 채널을 인식하여 이에 대응하는 동기 데이타를 발생하는 데에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 동기 데이타 발생장치는 좌·우 측의 채널을 나타내는 두 개의 서브프레임으로 구성되는 192개의 프레임을 하나의 블록으로 하는 데이타 전송 시에, 상기 각 서브프레임의 위치와 선행 프레임의 최종비트인 P비트 값에 따라 결정되는 8비트로 구성되는 6개의 동기 데이타 가운데 대응하는 하나의 동기 데이타를 부가하여 동기를 이루는 방법으로 디지탈 데이타를 전송하는 복수의 디지탈 오디오 장치 간에 데이타를 전송하는 장치에 있어서, 상기 P비트의 데이타 인버스 값을 나타내는 데이타를 P' 데이타라 하고, Ø번째 프레임을 나타내는 데이타 값을 나타내는 데이타를 Ø프레임 데이타라 하고, 좌·우 채널을 나타내는 데이타 값을 나타내는 데이타를 좌채널 및 우채널 데이타라 할 때, 상기 P' 데이타를 입력하여 상기 동기 데이타의 8비트 가운데 비트Ø에서 비트2까지의 값을 출력하는 버퍼수단; 상기 P' 데이타를 입력하여 상기 동기 데이타의 비트 3 및 비트 7의 값을 형성하는 인버터; 상기 P' 데이타와 P' 데이타를 입력으로 하여 상기 동기 데이타의 비트4의 값을 선택적으로 출력하기 위한 제1멀티플렉서; 상기 P' 데이타와 P'데이타를 입력으로 하여 상기 동기 데이타의 비트5의 값을 선택적으로 출력하기 위한 제2멀티플렉서; 및 상기 P' 데이타와 P' 데이타를 입력으로 하여 상기 동기 데이타의 비트 6의 값을 선택적으로 출력하기 위한 제3멀티플렉서를 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조로 하여 본 발명의 동기 데이타 발생장치를 좀더 상세하게 설명하고자 한다.

제2도는 디지탈 오디오 데이타의 포맷을 보인 도면이다.

제3도는 디지탈 오디오 데이타에 부가되는 동기 데이타의 구성을 보인 도면이다.

제4도는 상기 동기 데이타에 따른 페리티 비트와의 관계를 보인 도면이다.

제5도는 본 발명의 동기 데이타 발생장치의 회로도이다.

상기 제2도에 도시한 디지탈 오디오 데이타의 구성은 크게 블록(21)단위로 구성되고 상기 블록(21)은 192개의 프레임(22)으로 구성되며 상기 프레임(22)은 다시 좌·우 측의 채널을 나타내는 두 개의 서브프레임(23,24)으로 구성되고 상기 서브프레임(23,24)은 32개의 타임슬롯(25)으로 구성되고, 상기 32개의 타임슬롯(25)은 상기 동기 데이타 발생장치에 의해 형성되는 동기 데이타를 디지탈 오디오 데이타의 전송속도의 두 배의 속도를 갖는 클럭을 이용하여 부가하기 위한 선두 4개의 타임슬롯(26)과 AUX영역으로 사용되지 않는 4에서 11번째의 타임슬롯(27)과 PCM 오디오 데이타를 위한 12에서 27번째의 타임슬롯(28)과 각종 제어신호를 나타내기 위한 4비트의 타임슬롯(29)으로 구성되고, 상기 제어신호를 위한 4비트의 타임슬롯(29)은 각각 선두로부터 V, U, C, 및 P비트로 명명되고 상기 V, U, C비트는 각종 제어정보를 갖는 것으로, 상기 V비트는 해당되는 서브프레임 데이타에 보간(Imterpolation) 처리유무를 나타내기 위한 것이고, 상기 U비트는 서브코드의 Q신호를 나타내기 위한 것이며, 상기 C비트는 각 채널의 정보를 나타내기 위한 것이다. 한편 상기 P비트는 페리티를 나타내기 위한 것이다.

상기 제3도에 도시한 디지탈 오디오 데이타에 부가되는 동기 데이타의 구성은 상기 각 블록의 선두의 좌채널에 부가되는 동기 데이타를 B라 하고, 한 블록의 선두를 제외한 좌채널에 부가되는 동기 데이타를 M이라 하고, 한 블록의 전 우채널에 부가되는 동기 데이타를 W라 하면, 각 동기 데이타(B, M, W)는 상기 P비트의 데이타에 대응하는 두 개의 동기 데이타로 구성됨을 전체의 동기 데이타는 6개로 구성된다.

상기 제4도는 상기 동기 데이타에 따른 페리티 비트와의 관계를 보인 것으로 P는 이전 프레임의 페리티 비트를 의미하고 P'는 상기 이전 프레임의 페리티 비트의 인버스 값을 의미한다.

상기 제5도에 도시한 본 발명의 동기 데이타 발생장치는 상기 선행 채널의 P비트의 데이타에 따라 상기 6개의 동기 데이타를 형성하기 위해 상기 제4도의 표에 의해 구성한 것으로, 이는 상기 P비트의 데이타 값을 나타내는 P데이타와 P비트의 데이타 인버스 값을 나타내는 P'데이타, Ø번째의 프레임을 나타내는 데이타 값을 나타내는 Ø프레임 데이타, 및 좌·우 채널을 나타내는 데이타 값을 나타내는 좌채널 데이타 및 우채널 데이타를 이용하여 상기 각 데이타 값에 대응하는 동기 데이타를 형성한다.

상기 방법에 따라 동기 데이타를 형성하기 위해 본 발명의 동기 데이타 발생장치는 상기 P' 데이타를 입력하여 상기 동기 데이타의 8비트 가운데 비트 Ø에서 비트 2 까지의 값을 형성하는 버퍼수단(51), 상기 P' 데이타를 입력하여 동기 데이타의 비트3 및 비트7의 값을 형성하는 인버터(52), 상기 Ø프레임 데이타와 좌채널 데이타를 부정 논리곱하기 위한 부정 논리곱수단(53), 상기 Ø프레임 데이타와 우채널 데이타를 부정 논리합하기 위한 부정논리합수단(54), 상기 P 데이타와 P' 데이타를 입력으로 하고, 상기 부정 논리곱수단(53)의 결과에 따라 비트4의 값을 선택적으로 출력하기 위한 제1멀티플렉서(55), 상기 P데이타와 P' 데이타를 입력으로 하고, 상기 우채널 데이타에 따라 비트5의 값을 선택적으로 출력하기 위한 제2멀티플렉서(56), 및 상기 P 데이타와 P' 데이타를 입력으로 하고, 상기 부정 논리합수단(54)의 결과에 따라 비트6의 값을 선택적으로 출력하기 위한 제3멀티플렉서(57)로 구성된다.

상기 구성에 따른 본 발명의 동기 데이타 발생장치의 구동에 따른 상기 6개의 동기 데이타의 형성방법을 선행 서브프레임의 P비트의 데이타가 Ø이고 한 블록의 맨 처음에 위치하는 프레임의 좌채널의 데이타를 전송하고자 할 때의 예로 설명하면, 상기 조건시의 데이타는 상기 제3도에 도시한 바와 같이 111Ø1ØØØ로 구성된다.

상기 동기 데이타의 8비트 가운데 Ø비트에서 2비트까지의 값(1 1 1)은 상기 버퍼수단(51)으로 상기 선행 서브프레임의 P데이타가 Ø임으로, 1을 입력하여 출력하는 방법으로 형성되고, 동기 데이타의 데이타를 입력하여 상기 동기 데이타의 8비트 가운데 비트Ø에서 비트2 까지의 값(1 1 1)을 형성하고, 상기 비트3 및 비트7 자리의 값은 상기 입력되는 P' 데이타 값이 1임으로 상기 인버터(52)에 의해 Ø으로 형성되고 출력되고, 상기 비트4의 값은 상기 부정 논리곱수단(53)의 결과에 의해 결정되는 것으로, 상기 부정 논리곱수단(53)으로 입력되는 Ø프레임 데이타와 좌채널 데이타가 조건을 만족함으로 상기 부정 논리곱수단(53)의 출력은 1이 되고 이에 따라 상기 제1멀티플렉서(55)는 입력되는 P데이타와 P'데이타 가운데 P'데이타(1)를 선택하어 출력함으로 1로 형성되어 출력되고, 상기 동기 데이타 가운데 비트5는 상기 조건에 의해 우채널입력 값은 Ø이고 이 값에 의해 입력되는 P데이타와 P'데이타 가운데 P데이타(Ø)를 선택하여 출력함으로 Ø로 형성되어 출력되고, 상기 동기 데이타 가운데 비트6의 값은 상기 부정 논리합수단(54)의 결과에 의해 결정되는 것으로, 상기 부정 논리합수단(54)으로 입력되는 Ø프레임 데이타와 우채널 데이타는 1과 Ø이고, 이에 따라 상기 부정 논리합수단(54)의 출력은 Ø이 됨으로 상기 제3멀티플렉서(57)는 입력되는 P데이타와 P'데이타 가운데 P데이타(Ø)를 선택하여 출력함으로 Ø로 형성되어 출력된다.

상기 방법에 의해 형성되는 데이타는 상기 제시한 동기 데이타(111Ø1ØØØ)와 동일함을 알 수 있고, 상기 각 서브프레임 데이타에 부가되는 동기 데이타는 상기와 동일한 방법으로 선행 서브프레임 데이타의 P데이타 값, Ø프레임 데이타 값, 및 좌·우 채널의 데이타 값에 따라 자동적으로 형성되어 출력된다.

따라서, 본 발명의 동기 데이타 발생장치는 선행 서브프레임 데이타의 P데이타 값, Ø프레임 데이타 값, 및 좌·우 채널의 데이타 값을 입력으로 하여 대응하는 동기 데이타의 형성을 가능하게 하는 간단한 로직회로로 구성됨으로 인해 회로의 구성을 간단하게 하는 현저한 효과가 있다.

Claims (4)

1. 좌·우 측의 채널을 나타내는 두 개의 서브프레임으로 구성되는 192개의 프레임을 하나의 블록으로 하는 데이타 전송 시에, 상기 각 서브프레임의 위치와 선행 프레임의 최종비트인 P비트의 값에 따라 결정되는 8비트로 구성되는 6개의 동기 데이타 가운데 대응하는 하나의 동기 데이타를 부가하여 동기를 이루는 방법으로 디지탈 데이타를 전송하는 복수의 디지탈 오디오 장치간에 데이타를 전송하는 장치에 있어서, 상기 P비트의 데이타 인버스 값을 나타내는 데이타를 P'데이타라 하고, Ø번째의 프레임을 나타내는 데이타 값을 나타내는 데이타를 Ø프레임 데이타라 하고, 좌·우 채널을 나타내는 데이타 값을 나타내는 데이타를 좌채널 및 우채널 데이타라 할 때, 상기 P' 데이타를 입력하여 상기 동기 데이타의 8비트 가운데 Ø번째 비트에서 2번째 비트 까지의 값을 출력하는 버퍼수단; 상기 P' 데이타를 입력하는 상기 동기 데이타의 3번째 비트 및 7번째 비트의 값을 형성하는 인버터; 상기 P데이타와 P'데이타를 입력으로 하여 상기 동기 데이타의 4번째 비트의 값을 선택적으로 출력하기 위한 제1멀티플렉서; 상기 P데이타와 P'데이타를 입력으로 하여 상기 동기 데이타의 5번째 비트의 값을 선택적으로 출력하기 위한 제2멀티플렉서; 및 상기 P데이타와 P'데이타를 입력으로 하여 상기 동기 데이타의 6번째 비트의 값을 선택적으로 출력하기 위한 제3멀티플렉서를 구비하는 것을 특징으로 하는 동기 데이타 발생장치.
2. 제1항에 있어서, 상기 제1멀티플렉서로부터 출력되는 상기 동기 데이타의 4번째 비트는 상기 Ø프레임 데이타와 좌채널 데이타를 부정 논리곱하기 위한 부정 논리곱수단의 결과에 따라 결정되는 것을 특징으로 하는 동기 데이타 발생장치.
3. 제1항에 있어서, 상기 제2멀티플렉서로부터 출력되는 상기 동기 데이타의 5번째 비트는 상기 우채널을 나타내는 비트 데이타에 따라 결정되는 것을 특징으로 하는 동기 데이타 발생장치.
4. 제1항에 있어서, 상기 제3멀티플렉서로부터 출력되는 상기 동기 데이타의 6번째 비트는 상기 Ø프레임 데이타와 우채널을 나타내는 비트 데이타를 부정 논리합하기 위한 부정 논리합수단의 결과에 따라 결정되는 것을 특징으로 하는 동기 데이타 발생장치.