KR0134847B1 - Semiconductor power device and manufacturing method thereof - Google Patents

Semiconductor power device and manufacturing method thereof

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KR0134847B1 KR1019940026969A KR19940026969A KR0134847B1 KR 0134847 B1 KR0134847 B1 KR 0134847B1 KR 1019940026969 A KR1019940026969 A KR 1019940026969A KR 19940026969 A KR19940026969 A KR 19940026969A KR 0134847 B1 KR0134847 B1 KR 0134847B1
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Abstract

The semiconductor power element is manufactured in the following way, wherein MOS-transistor is realized by LDMOS(Lateral Diffused MOS) in Bi-MOS type power element, the MOS-transistor being realized by being made symmetric with respect to the emitter of the bipolar transistor, the collector of the bipolar transistor being formed deeply to be connected to a buried layer, and all the electrodes of the LDMOS and the bipolar transistor being arranged to an upper part of a chip.

Description

반도체 전력소자 및 그 제조방법Semiconductor power device and manufacturing method thereof

제1도는 본 발명에 의한 반도체 전력소자의 단면도. 제2도는 제1도의 등가회로도.1 is a cross-sectional view of a semiconductor power device according to the present invention. 2 is an equivalent circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 기판 2 : 매몰층1 semiconductor substrate 2 buried layer

3 : 에피층 4 : 격리영역3: epi layer 4: isolation region

5 : 딥 콜렉터 6 : 터브5: deep collector 6: tub

7 : 필드 산화막 8 : 게이트 산화막7: field oxide film 8: gate oxide film

9 : 게이트 전극 10 : 콜렉터/드레인 공통 확산영역9 gate electrode 10 collector / drain common diffusion region

11 : 소스 확산영역 12 : 에미터 확산영역11 source diffusion region 12 emitter diffusion region

13 : 베이스 접합영역 14 : 절연막13 base bonding region 14 insulating film

15 : 콜렉터/드레인 공통전극 16 : 소스 전극15: collector / drain common electrode 16: source electrode

17 : 에미터 전극17 emitter electrode

본 발명은 반도체 전력소자 및 그 제조방법에 관한 것으로, 특히 Bi-MOS형(바이폴라 트랜지스터와 MOS 트랜지스터 결합형) 전력소자에서, MOS 트랜지스터를 LDMOS(Lateral Diffused MOS)로 구현하되, 바이폴라(Bipolar) 트랜지스터의 에미터(Emitter)를 중심으로 대칭되게 구현하고, 바이포라 트랜지스터의 콜렉터(Collector)를 매몰층(Buried Layer)과 연결되도록 깊게 형성시키며, LDMOS와 바이폴라 트랜지스터의 모든 전극을 칩(chip)상부에 배치하므로써, 전류구동능력이 우수한 단 채널(short channel)CMOS 회로와 동일 칩상에 구현시킬 수 있어 제어회로와 구동회로가 포함된 스마트 전력 집적회로(Smart Power IC) 구현에 적합한 Bi-Mos형 반도체 전력소자 및 그 제조방법에 관한 것이다. 일반적으로, 반도체 전력소자는 바이폴라 전력소자와 MOS 소자로 대별할 수 있으며, 최근에는 MOS와 바이폴라 트랜지스터를 결합한 Bi-MOS형 전력소자가 널리 사용되고 있다. Bi-MOS형 전력소자의 대표적인 형태는 IGBT(Insulated Gate Bipolat Tr.) 소자로 동작원리는 입력단 MOS 트랜지스터의 전류가 바이폴라 트랜지스터의 베이스 전류를 형성하여 바이폴라 트랜지스터의 전류이득만큼 증폭되어 전류구동력이 커진다. 따라서 IGBT 소자는 전류구동능력이 높고 온(on) 상태의 저항이 작아서 전력소모가 작은 장점이 있다. 그러나, IGBT 소자는 콜렉터 전극이 칩의 하부(Bottom)에 위치하고 있어 단채널 CMOS 회로와 동일 칩상에 구현할 수 없는 구조로 스마트 전력 집적회로 응용에는 불가능하다. 따라서, 상기한 IGBT 소자의 단점을 해결하기 위하여, 본 발명은 LDMOS의 채널영역인 터브(Tub)내에 LDMOS의 소스전극 및 접지를 형성하며 다른 모든 전극을 칩 상부에 배치하므로써 CMOS 회로와 동일칩상에 공존시킬 수 있고, 바이폴라 트랜지스터의 콜렉터를 매몰층과 연결되도록 깊게 형성하므로서 콜렉터 직렬저항을 줄일 수 있는 반도체 전력소자 및 그 제조방법을 제공함에 그 목적이 있다. 이러한, 목적을 달성하기 위한 본 발명의 반도체 전력소자는 반도체 기판위에 선택적으로 형성된 매몰층과, 상기 매몰층을 포함한 웨이퍼 전면에 에피텍셜 성장법으로 성장된 에피층과, 상기 에피층의 소정부분에 일정폭과 접합깊이를 갖는 터브와, 상기 터브의 소정부분에 형성된 에미터 확산영역과, 상기 에미터 확산영역을 중심으로 상기 터브의 소정부분에 대칭되게 형성된 소스 및 베이스 접합영역과, 상기 에미터 확산영역을 중심으로 상기 소스 및 베이스 접합영역과, 상기 에미터 확산영역을 중심으로 상가 소스 및 베이스 접합영역 외측에 대칭되게 형성된 게이트 전극과, 상기 에미터 확산영역을 중심으로 상기 게이트 전극 외측에 대칭되게 형성된 콜렉터/드레인 확산영역과, 상기 콜렉터/드레인 확산영역으로부터 연장되어 사기 매몰층과 연결된 딥 콜렉터 및 상기 딥 콜렉터의 외측에서 상기 에피층을 통해 하부의 반도체 기판과 연결된 격리영역으로 구성된 것을 특징으로 하며, 또한 본 발명의 반도체 전력소자 제조방법은 P형 반도체 기판위에 선택적으로 N + 매몰층을 형성하고, 웨이퍼 전면에 N형 에피층을 성장한 후 소자 격리를 목적으로 P + 격리영역을 형성하는 단계와, 상기 단계로부터 N + 매몰층과 연결되는 N + 딥 콜렉터를 형성한 후 N형 에피층 소정부분에 P형 터브를 형성하는 단계와, 상기 단계로부터 소자간 또는 접합간을 격리시키기 위하여 필드 산화막을 소정 간격으로 다수개 형성한 후 P형 터브와 필드 산화막상의 특정 부위에 위치되며 대칭되게 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 단계로부터 LDMOS 트랜지스터의 소스 및 드레인과 NPN 바이폴라 트랜지스터의 에미터 및 콜렉터 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor power device and a method of manufacturing the same. In particular, in a Bi-MOS (bipolar transistor and MOS transistor combined) power device, a MOS transistor may be implemented as a LDMOS (Lateral Diffused MOS), but a bipolar transistor Symmetrically implemented around the emitter of the transistor, the collector of the bipolar transistor is deeply connected to the buried layer, and all the electrodes of the LDMOS and the bipolar transistor are formed on the chip. Bi-Mos-type semiconductor power suitable for realization of smart power IC including control circuit and driving circuit can be implemented on the same chip as short channel CMOS circuit with excellent current driving capability. An element and a method of manufacturing the same. In general, semiconductor power devices can be roughly divided into bipolar power devices and MOS devices. Recently, Bi-MOS power devices in which MOS and bipolar transistors are combined are widely used. The representative type of Bi-MOS power device is an IGBT (Insulated Gate Bipolat Tr.) Device whose operation principle is that the current of the input MOS transistor forms the base current of the bipolar transistor, which is amplified by the current gain of the bipolar transistor to increase the current driving force. Therefore, the IGBT device has the advantage of high current driving capability and low on-state resistance, resulting in low power consumption. However, the IGBT device has a structure in which the collector electrode is located at the bottom of the chip, which cannot be implemented on the same chip as the short channel CMOS circuit. Therefore, in order to solve the above disadvantages of the IGBT device, the present invention forms the source electrode and the ground of the LDMOS in the tub, which is the channel region of the LDMOS, and arranges all other electrodes on the same chip as the CMOS circuit. It is an object of the present invention to provide a semiconductor power device and a method of manufacturing the same, which can coexist and reduce the collector series resistance by forming the collector of the bipolar transistor deeply connected to the buried layer. The semiconductor power device of the present invention for achieving the above object is a buried layer selectively formed on a semiconductor substrate, an epitaxial layer grown on the entire surface of the wafer including the buried layer by an epitaxial growth method, and a predetermined portion of the epitaxial layer A tub having a width and a junction depth, an emitter diffusion region formed at a predetermined portion of the tub, a source and base junction region symmetrically formed at a predetermined portion of the tub with respect to the emitter diffusion region, and the emitter diffusion A gate electrode symmetrically formed outside the source and base junction region around the region, a source and base junction region around the emitter diffusion region, and symmetrically outside the gate electrode around the emitter diffusion region A collector / drain diffusion region formed and extending from the collector / drain diffusion region to And a isolation region connected to the lower semiconductor substrate through the epitaxial layer outside the deep collector, wherein the method of manufacturing a semiconductor power device of the present invention selectively N + buried on a P-type semiconductor substrate. Forming a layer, growing an N-type epitaxial layer on the entire surface of the wafer, and then forming a P + isolation region for device isolation; and forming an N + deep collector connected to the N + buried layer from the step; Forming a plurality of P-type tubs on a predetermined portion of the epi layer, and forming a plurality of field oxide films at predetermined intervals to isolate the elements or junctions from the above steps, and then symmetrically positioned at specific portions on the P-type tubs and the field oxide films. Forming a gate oxide film and a gate electrode, from which the source and drain of the LDMOS transistor and the NPN bipolar transistor are formed. It characterized by comprising the step of forming the emitter and collector electrodes of the emitter.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 실시예에 의한 반도체 전력소자 및 그 제조방법을 설명하기 위하여 LDMOS와 NPN 바이폴라 트랜지스터가 결합된 본 발명의 Bi-MOS형 전력소자의 단면도로서, 그 제조공정을 단계별로 설명하면 다음과 같다.1 is a cross-sectional view of a Bi-MOS type power device of the present invention in which LDMOS and NPN bipolar transistors are combined to explain a semiconductor power device and a method of manufacturing the same according to an embodiment of the present invention. As follows.

P형의 반도체 기판(1)위에 선택적으로 N+매몰층(2)을 형성하고, N형 에피텍셜(Epitaxial) 성장방법에 의해 N형의 에피층(Epi Layer, 3)을 웨이퍼 전면에 성장시킨다. 상기 공정후 LDMOS와 NPN 바이폴라 트랜지스터를 하나의 단위셀로 하기 위한 소자간 격리목적으로 P+격리영역(4)을 형성하는데, 이 P+격리영역(4)은 N + 매몰층(2)의 외곽부분에서 N형 에피층(3)을 통해 하부의 P형 반도체 기판(1)과 연결되도록 N+불순물 확산공정에 의해 형성된다.An N + buried layer 2 is selectively formed on the P-type semiconductor substrate 1, and an N-type epitaxial layer 3 is grown on the entire surface of the wafer by an N-type epitaxial growth method. . To form the P + isolation region 4 in the inter-element isolated for purposes of the process after the LDMOS and the NPN bipolar transistor as a single unit cell, outside of the P + isolation region 4, an N + buried layer 2 It is formed by the N + impurity diffusion process so as to be connected to the lower P-type semiconductor substrate 1 through the N-type epitaxial layer 3 at the portion.

상기 공정후 P+격리영역(4) 사이의 N형 에피층(3) 소정부분에 N+불순물 주입공정으로 N+매몰층(2)의 일측과 연결되는 딥 콜렉터(Deep Collector, 5)를 형성한다. N+매몰층(2)에 N+딥 콜렉터(5)가 연결됨에 의하여 콜렉터 저항을 감소시키는 효과가 있다.After the process, a deep collector 5 connected to one side of the N + buried layer 2 is formed in a predetermined portion of the N + epitaxial layer 3 between the P + isolation regions 4 by an N + impurity implantation process. do. The N + buried layer (2) has the effect of N + deep collector (5) reduces the collector resistance by Connected.

상기 공정후 N+딥 콜렉터(5) 안쪽의 N형 에피층(3)의 소정부분에 P형 불순물 주입공정으로 일정폭과 접합깊이를 갖는 P형 터브(6)를 형성한다. P형 터브(6)는 소자동작시 LDMOS의 채널영역 및 NPN 바이폴라 트랜지스터의 베이스 영역으로 착용하며, P형 터브(6)를 형성할 때 불순물 도핑(doping) 농도와 접합깊이를 조절하여 소자 동작시 출력전류를 제어할 수 있다.After the process, a P-type tub 6 having a predetermined width and a junction depth is formed by a P-type impurity implantation process in a predetermined portion of the N-type epitaxial layer 3 inside the N + deep collector 5. The P-type tub 6 is worn as the channel region of the LDMOS and the base region of the NPN bipolar transistor during the operation of the device, and the impurity doping concentration and the junction depth are adjusted when the P-type tub 6 is formed. Output current can be controlled.

상기 공정후 소자간 또는 접합간을 격리 및 항복전압을 증가시키기 위하여 필드 산화막(7)을 소정의 간격으로 다수개 형성한다. 그런다음 전체구조 상부에 산화막과 폴리실리콘을 순차적으로 형성한 후 게이트 전극 마스크를 사용한 리소그라피(Lithography) 공정 및 식각공정으로 게이트 산화막(8)가 게이트 전극(9)를 형성하되, 이 게이트 전극(9)은 P형 터브(6)와 그 외곽측의 필드 산화막(7)상의 특정부위에 위치되며 후에 형성될 에미터 확산영역을 중심으로 대칭되게 형성된다.After the process, a plurality of field oxide films 7 are formed at predetermined intervals in order to isolate the devices and the junctions and increase the breakdown voltage. Then, an oxide film and polysilicon are sequentially formed on the entire structure, and then the gate oxide film 8 forms a gate electrode 9 by a lithography process and an etching process using a gate electrode mask. ) Is positioned at a specific portion on the P-type tub 6 and the field oxide film 7 on the outer side thereof, and is formed symmetrically about the emitter diffusion region to be formed later.

상기 공정후 N+불순물 이온주입공정으로 다수의 N+확산영역(10,11,12)을 형성하고, 그런다음 P+불순물 이온주입공정으로 바이폴라 트랜지스터의 베이스 접합영역(13)을 형성한다. 다수의 N+확산 영역(10,11,12)중 N+딥 콜렉터(5) 상부에 형성되는 N+확산영역(10)은 LDMOS에서 드레인 확산영역임과 동시에 바이폴라 트랜지스터에서 콜렉터 확산영역이며 [N+딥 콜렉터(5) 상부에 N+확산영역(10)을 한번더 형성하므로 인하여 딥 콜렉터(5)의 표면 농도가 높아짐], 2개의 게이트 전극(9) 일측의 P형 터브(6)내에 형성되는 N+확산영역(11)은 LDMOS에서 소스 확산영역이며, P형 터브(6)내에 형성된 필드 산화막(7)사이에 형성되는 N+확산영역(12)은 바이폴라 트랜지스터에서 에미터 확산영역이다. P+베이스 접합영역(13)은 N+소스 확산영역(11)과 P형 터브(6)내에서 간격없이 접속되며, 바이폴라 트랜지스터의 베이스 전극 역할과 P형 터브(6)의 접지 역할을 동시에 수행할 수 있다. 그리고 P+베이스 접합영역(13)은 N+에미터 확산영역(12)과 필드 산화막(7)을 사이에 두고 분리되어 있어 표면에서 항복현상이 발생되는 것을 방지할 수 있다.After the process, a plurality of N + diffusion regions 10, 11, and 12 are formed by an N + impurity ion implantation process, and then a base junction region 13 of a bipolar transistor is formed by a P + impurity ion implantation process. A plurality of N + diffusion region (10,11,12) of the N + deep collector (5), an upper N + diffusion region 10 is the drain diffusion region and at the same time the collector diffusion region in a bipolar transistor in the LDMOS formed on [N + N + diffusion region 10 is formed on the deep collector 5 once more, so that the surface concentration of the deep collector 5 is increased], and formed in the P-type tub 6 on one side of the two gate electrodes 9. The N + diffusion region 11 is a source diffusion region in the LDMOS, and the N + diffusion region 12 formed between the field oxide films 7 formed in the P-type tub 6 is an emitter diffusion region in the bipolar transistor. The P + base junction region 13 is connected without gap in the N + source diffusion region 11 and the P-type tub 6 and simultaneously serves as a base electrode of the bipolar transistor and a grounding role of the P-type tub 6. can do. In addition, the P + base junction region 13 is separated with the N + emitter diffusion region 12 and the field oxide film 7 interposed therebetween, thereby preventing the occurrence of a yield phenomenon on the surface.

상기 공정후 전체구조상에 절연막(14)을 형성한 후 콘택 마스크를 사용하여 N+콜렉터/드레인 공통확산영역(10), 상호 접속된 소스 및 베이스 접합영역(11 및 13), 그리고 에미터 확산영역(12)을 개방하고, 이 개방된 부분에 금속배선을 형성하여 콜렉터/드레인 공통전극(15), 소스 전극(16), 에미터 전극(17)을 형성한다.After forming the insulating film 14 on the entire structure after the process, using a contact mask, N + collector / drain common diffusion region 10, interconnected source and base junction regions 11 and 13, and emitter diffusion region (12) is opened, and metal wiring is formed in this open portion to form the collector / drain common electrode 15, the source electrode 16, and the emitter electrode 17.

제2도는 제1도의 등가회로도로서, 이를 참조하여 본 발명을 더욱 상세히 설명하면, LDMOS(NMOS) 트랜지스터(Q1)의 드레인 단자(D)와 NPN 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)는 상호 접속되는데, 이는 제1도에서 N+확산영역(10)으로 공통 형성된다. 그리고 소스단자(S)는 베이스단자(B)와 접속되는데, 이는 제1도에서 간격없이 형성된 N+소스 확산영역(11)과 P+베이스 접합영역(13)에 의해 접속된다.FIG. 2 is an equivalent circuit diagram of FIG. 1, and the present invention will be described in more detail with reference to the drawing. FIG. It is connected, which is commonly formed as N + diffusion region 10 in FIG. The source terminal S is connected to the base terminal B, which is connected by the N + source diffusion region 11 and the P + base junction region 13 formed without gaps in FIG.

즉, 게이트, 소스 및 드레인 단자(G, S 및 D)를 갖는 LDMOS 트랜지스터(Q1)는 베이스, 콜렉터 및 에미터 단자(B, C 및 E)를 갖는 NPN 바이폴라 트랜지스터(Q2)와 결합하여 Bi-MOS형 전력소자를 이루는데, LDMOS 트랜지스터(Q1)가 입력단으로 동작하고, NPN 바이폴라 트랜지스터(Q2)가 출력단으로 동작하도록 구성된다.That is, the LDMOS transistor Q1 having the gate, source and drain terminals G, S, and D is combined with the NPN bipolar transistor Q2 having the base, collector, and emitter terminals B, C, and E to form Bi-. An MOS type power device is formed in which the LDMOS transistor Q1 operates as an input terminal and the NPN bipolar transistor Q2 operates as an output terminal.

동작을 간단히 설명하면, LDMOS 트랜지스터(Q1)의 드레인(D)과 NPN 바이폴라 트랜지스터(Q2)의 콜렉터(C)에는 전원전압(Vcc)이 인가되고, 소스 전류는 NPN 바이폴라 트랜지스터(Q2)의 베이스 전류성분이 된다. 입력단이 LDMOS 트랜지스터(Q1)이고 출력단이 NPN 바이폴라 트랜지스터(Q2)로 구성되어 있어 LDMOS 트랜지스터(Q1)의 드레인 전류가 NPN 바이폴라 트랜지스터(Q2)의 공통 에미터 전류이득만틈 증폭된다.In brief, the power supply voltage Vcc is applied to the drain D of the LDMOS transistor Q1 and the collector C of the NPN bipolar transistor Q2, and the source current is the base current of the NPN bipolar transistor Q2. It becomes an ingredient. Since the input terminal is composed of the LDMOS transistor Q1 and the output terminal is composed of the NPN bipolar transistor Q2, the drain current of the LDMOS transistor Q1 is amplified only by the common emitter current gain of the NPN bipolar transistor Q2.

따라서, 총 구동전류는 다음식과 같다.Therefore, the total drive current is as follows.

It : 총 구동전류It: Total Drive Current

IE : 에미터 전류IE: emitter current

IC : 콜렉터 전류IC: Collector Current

Id : 드레인 전류Id: drain current

β : 공통 에미터 전류이득β: common emitter current gain

본 발명에 의하면, 본 발명의 Bi-MOS 전력소자는 입력단이 LDMOS로 구성되어 입력저항이 크고, 출력단은 NPN 바이폴라 트랜지스터로 구성되어 LDMOS의 드레인 전류가 바이폴라 트랜지스터의 공통에미터 전류이득 만큼 증폭된다. 그리고 LDMOS 트랜지스터는 그 채널영역을 P형 터브로 형성하면서 에미터 확산영역을 중심으로 소스와 드레인 확산영역을 대칭으로 배치하여 전류구동능력을 더욱 크게 하였다. 또한, Bi-MOS 트랜지스터의 항복전압은 바이폴라 트랜지스터의 BVCEO(베이스 개방 상태의 콜렉터와 에미터간 항복전압)에 의하여 결정되므로 P형 터브의 불순물 도핑농도와 깊이를 조절함에 의하여 원하는 값을 얻을 수 있다.According to the present invention, in the Bi-MOS power device of the present invention, the input terminal is composed of LDMOS and the input resistance is large, and the output terminal is composed of NPN bipolar transistor so that the drain current of the LDMOS is amplified by the common emitter current gain of the bipolar transistor. In the LDMOS transistor, the channel region is formed of a P-type tub, and the source and drain diffusion regions are symmetrically arranged around the emitter diffusion region to increase the current driving capability. In addition, since the breakdown voltage of the Bi-MOS transistor is determined by the breakdown voltage between the collector and the emitter in the base open state of the bipolar transistor, a desired value can be obtained by controlling the impurity doping concentration and the depth of the P-type tub.

바이폴라 트랜지스터의 콜렉터 저항도 구동전류 및 동작 주파수에 중요한 영향을 미치므로 딥 콜렉터를 사용하여 콜렉터 저항을 줄이면서 동작 주파수를 얻을 수 있다.The collector resistance of the bipolar transistor also has an important effect on the drive current and operating frequency, allowing the use of a deep collector to reduce the collector resistance while attaining the operating frequency.

한편, 상술한 본 발명의 실시예는 NMOS(LDMOS)와 NPN 바이폴라 트랜지스터가 결합하여 이루어진 Bi-MOS형 반도체 전력소자를 실시예로 설명하였지만, 본 발명의 다른 실시예로 PMOS(LDMOS)와 PNP 바이폴라 트랜지스터를 결합하여 Bi-MOS형 반도체 전력소자를 형성할 수 있다. PMOS(LDMOS)와 PNP 바이폴라 트랜지스터가 결합된 Bi-MOS형 반도체 전력소자 및 그 제조방법은 전술한 제1도와 동일하며, 단지 불순물 타입(Type)이 반대로 된다. 즉 N형 타입은 P형 타입으로, P형 타입은 N형 타입으로 바꾸어 제조하면 된다.Meanwhile, the above-described embodiment of the present invention has described a Bi-MOS type semiconductor power device formed by combining an NMOS (LDMOS) and an NPN bipolar transistor, but as another embodiment of the present invention, a PMOS (LDMOS) and a PNP bipolar are described. The transistors may be combined to form a Bi-MOS semiconductor power device. The Bi-MOS type semiconductor power device in which a PMOS (LDMOS) and a PNP bipolar transistor are combined and a method of manufacturing the same are the same as those in FIG. In other words, the N type can be manufactured by changing the P type to the N type.

상술한 바와같이 본 발명은 LDMOS를 대칭으로 배열하여 구동전류제어를 정밀히 할 수 있고, 구동전류를 높일 수 있으며, 모든 전극을 칩 상부에 배치하여 단채널 CMOS 논리회로와 동일 칩상에 구현할 수 있어 컨트롤 회로와 구동회로가 포함된 스마트 전력 집적회로를 구현할 수 있다.As described above, the present invention can precisely drive the drive current control by symmetrically arranging the LDMOS, increase the drive current, and implement all the electrodes on the chip so that they can be implemented on the same chip as the short channel CMOS logic circuit. A smart power integrated circuit including a circuit and a driving circuit can be implemented.

Claims (13)

Bi-MOS형 반도체 전력소자에 있어서, 반도체 기판위에 선택적으로 형성된 매몰층과, 상기 매몰층을 포함한 웨이퍼 전면에 에피텍셜 성장법으로 성장된 에피층과, 상기 에피층의 소정부분에 일정폭과 접합깊이를 갖는 터브와, 상기 터브의 소정부분에 형성된 에미터 확산영역과, 상기 에미터 확산영역을 중심으로 상기 터브의 소정부분에 대칭되게 형성된 소스 및 베이스 접합영역과, 상기 에미터 확산영역을 중심으로 상기 소스 및 베이스 확산영역 외측에 대칭되게 형성된 게이트 전극과, 상기 에미터 확산영역을 중심으로 상기 게이트 전극 외측에 대칭되게 형성된 콜렉터/드레인 확산영역과, 상기 콜렉터/드레인 확산영역으로부터 연장되어 상기 매몰층과 연결된 딥 콜렉터 및, 상기 딥 콜렉터의 외측에서 상기 에피층을 통해 하부의 반도체 기판과 연결된 격리영역으로 구성된 것을 특징으로 하는 LDMOS 트랜지스터와 바이폴라 트랜지스터가 결합된 구조의 반도체 전력소자.In a Bi-MOS semiconductor power device, an buried layer selectively formed on a semiconductor substrate, an epitaxially grown epitaxial growth method on the entire surface of the wafer including the buried layer, and a predetermined width and bonding to a predetermined portion of the epitaxial layer A tub having a depth, an emitter diffusion region formed at a predetermined portion of the tub, a source and base junction region symmetrically formed at a predetermined portion of the tub with respect to the emitter diffusion region, and the emitter diffusion region at a center A gate electrode symmetrically formed outside the source and base diffusion regions, a collector / drain diffusion region symmetrically formed outside the gate electrode around the emitter diffusion region, and extended from the collector / drain diffusion region A deep collector connected to the layer and connected to a lower semiconductor substrate through the epi layer outside the deep collector. The semiconductor power device of the combined structure, the LDMOS transistor and the bipolar transistor, characterized in that configured in the isolated region. 제1항에 있어서, 상기 반도체 기판, 터브, 베이스 접합영역 및 격리영역을 P형으로 형성하고, 상기 매몰층, 에피층, 딥 콜렉터, 소스 확산영역, 에미터 확산영역 및 콜렉터/드레인 확산영역을 N형으로 형성하여 NMOS(LDMOS)트랜지스터와 NPN 바이폴라 트랜지스터가 결합된 구조로 이루어진 것을 특징으로 하는 반도체 전력소자.The semiconductor device of claim 1, wherein the semiconductor substrate, the tub, the base junction region, and the isolation region are formed in a P type, and the buried layer, the epi layer, the deep collector, the source diffusion region, the emitter diffusion region, and the collector / drain diffusion region are formed. A semiconductor power device comprising an N-type transistor and an NMOS transistor and an NPN bipolar transistor. 제1항에 있어서, 상기 반도체 기판, 터브, 베이스 접합영역 및 격리영역을 N형으로 형성하고, 상기 매몰층, 에피층, 딥 콜렉터, 소스 확산영역, 에미터 확산영역 및 콜렉터/드레인 확산영역을 P형으로 형성하여 PMOS(LDMOS)트랜지스터와 PNP 바이폴라 트랜지스터가 결합된 구조로 이루어진 것을 특징으로 하는 반도체 전력소자.The semiconductor device of claim 1, wherein the semiconductor substrate, the tub, the base junction region, and the isolation region are formed in an N type, and the buried layer, the epi layer, the deep collector, the source diffusion region, the emitter diffusion region, and the collector / drain diffusion region are formed. A semiconductor power device, which is formed in a P-type and has a structure in which a PMOS (LDMOS) transistor and a PNP bipolar transistor are combined. 제1항에 있어서, 상기터브는 LDMOS 트랜지스터의 채널영역인 것을 특징으로 하는 반도체 전력소자.The semiconductor power device of claim 1, wherein the tub is a channel region of an LDMOS transistor. 제1항에 있어서, 상기 에미터 확산영역과 상기 베이스 접합영역은 필드 산화막으로 분리되어 표면에서의 항복현상을 방지하는 것을 특징으로 하는 반도체 전력소자.The semiconductor power device as claimed in claim 1, wherein the emitter diffusion region and the base junction region are separated by a field oxide layer to prevent breakdown at the surface. 제1항에 있어서, 상기 베이스 접합영역은 바이폴라 트랜지스터의 베이스 전극 역할과 LDMOS의 터브를 접지시키는 역할을 동시에 수행하는 것을 특징으로 하는 반도체 전력소자.The semiconductor power device of claim 1, wherein the base junction region simultaneously serves as a base electrode of a bipolar transistor and grounds a tub of an LDMOS. 제1항에 있어서, 상기 매몰층과 상기 딥 콜렉터가 연결되어 콜렉터 저항을 줄이는 것을 특징으로 하는 반도체 전력소자.The semiconductor power device of claim 1, wherein the buried layer and the deep collector are connected to reduce collector resistance. 제1항에 있어서, 상기 소스 확산영역과 상기 베이스 접합영역은 간격없이 상호 접속되게 형성된 것을 특징으로 하는 반도체 전력소자.The semiconductor power device of claim 1, wherein the source diffusion region and the base junction region are formed to be interconnected without a gap. 제1 또는 제8항에 있어서, 상기 소스 확산영역과 상기 베이스 접합영역은 각각 다른 불순물 타입으로 형성된 것을 특징으로 하는 반도체 전력소자.9. The semiconductor power device of claim 1 or 8, wherein the source diffusion region and the base junction region are each formed of a different impurity type. 제1항에 있어서, 상기 터브의 불순물 도핑농도와 접합깊이를 조절하여 출력전류를 조절하는 것을 특징으로 하는 반도체 전력소자.The semiconductor power device as claimed in claim 1, wherein an output current is controlled by adjusting an impurity doping concentration and a junction depth of the tub. Bi-MOS 형 반도체 전력소자의 제조방법에 있어서, P형 반도체 기판위에 선택적으로 N+매몰층을 형성하고, 웨이퍼 전면에 N형 에피층을 성장한 후 소자 격리를 목적으로 P+격리영역을 형성하는 단계와, 상기 단계로부터 N+매몰층과 연결되는 N+딥 콜렉터를 형성한 후 N형 에피층 소정부분에 P형 터브를 형성하는 단계와, 상기 단계로부터 소자간 또는 접합간을 격리시키기 위하여 필드 산화막을 소정간격으로 다수개 형성한 후 P형 터브와 필드 산화막상의 특정부위에 위치되며 대칭되게 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 단계로부터 LDMOS트랜지스터의 소스 및 드레인 NPN 바이폴라 트랜지스터의 에니터 확산영역을 형성하기 위해 N+불순물 주입공정으로 다수의 N+확산영역을 형성한 후 N+불순물 주입공정으로 베이스 확산영역을 형성하는 단계와, 상기 단계로부터 절연막 형성 및 금속콘택 공정으로 LDMOS 트랜지스터의 소스 및 드레인 전극과 NPN 바이폴라 트랜지스터의 에미터 및 콜렉터 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 전력소자의 제조방법.In the method of manufacturing a Bi-MOS semiconductor power device, an N + buried layer is selectively formed on a P type semiconductor substrate, an N type epitaxial layer is grown on the entire surface of the wafer, and a P + isolation region is formed for device isolation. Forming an N + deep collector connected to the N + buried layer from the step, and then forming a P type tub in a predetermined portion of the N type epi layer, and separating the field or junction between the devices from the step. Forming a plurality of oxide films at predetermined intervals, and then forming gate oxide films and gate electrodes symmetrically positioned at specific portions on the P-type tub and the field oxide film; after the N + impurity implantation process for forming the diffusion regions to form a plurality of N + diffusion region of the base diffusion region in an N + impurity implantation process Comprising the steps of: sex, method of manufacturing a semiconductor power device, characterized in that comprising the step of forming from the step emitter and collector electrodes of the source and drain electrodes and an NPN bipolar transistor of the LDMOS transistor with an insulating film forming step and the metal contact. 제1항에 있어서, 상기 N+소스 확산영역과 P+베이스 접합영역은 상호 접속되게 형성시키며, 상기 N+에미터 확산영역은 상기 P+베이스 접합영역과 필드산화막에 의해 분리되도록 형성시키는 것을 특징으로 하는 반도체 전력소자의 제조방법.The method of claim 1, wherein the N + source diffusion region and the P + base junction region are formed to be interconnected, and the N + emitter diffusion region is formed to be separated by the P + base junction region and the field oxide layer. A method of manufacturing a semiconductor power device. 제11항에 있어서, 상기 LDMOS 트랜지스터의 N+드레인 확산영역은 상기 N+딥 콜렉터 상부에 형성되는 것을 특징으로 하는 반도체 전력소자의 제조방법.12. The method of claim 11, wherein the N + drain diffusion region of the LDMOS transistor is formed on the N + deep collector.
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