KR0122115B1 - Synchronizing signal - Google Patents
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Abstract
Description
제1도는 종래의 동기분리회로도.1 is a conventional synchronous separation circuit diagram.
제2도는 본 발명에 의한 동기신호 분리회로도.2 is a synchronization signal separation circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 동기신호 검출부 20 : 동기신호 제어출력부10: synchronization signal detection unit 20: synchronization signal control output unit
본 발명은 모니터의 동기신호 분리회로에 관한 것으로 보다 상세하게는 모니터에 비디오신호와 함께 동기신호가 합성되어 인입될시 그 동기신호와 비디오신호의 복합신호로부터 동기신호만 분리하도록 하는 동기신호 분리회로에 관한 것이다.The present invention relates to a synchronization signal separation circuit of a monitor, and more particularly, a synchronization signal separation circuit that separates only a synchronization signal from a composite signal of the synchronization signal and a video signal when a synchronization signal is combined with a video signal to the monitor. It is about.
종래에는 비디오신호와 동기신호가 합성되어 인입될시 상기 복합신호에서 동기신호만을 분리하고자 할때 동기분리용 IC를 사용하여 동기분리회로를 구성하거나 여러 개의 트랜지스터를 이용하여 회로를 구성하였으나 그 중에서 특히 여러 개의 트랜지스터와 그 주변소자로 구성한 회로는 제1도에 나타내었다.Conventionally, when a video signal and a sync signal are combined and input, when synchronizing only a sync signal from the composite signal, a sync separation circuit is formed using a sync separation IC or a plurality of transistors are used. A circuit composed of several transistors and their peripheral elements is shown in FIG.
이러한 종래의 동기신호 분리회로는 도시된 바와 같이 다수 개의 트랜지스터와 그 주변에 다수 개의 바이어스 및 증폭용 저항과 트랜지스터의 베이스입력신호 스피드업 및 그외에 평활용 캐패시터들이 복잡하게 구성되어 있으므로 이와 같은 종래의 기술은 회로가 복잡할 뿐만 아니라 가격도 고가였다는 문제점이 있었다.The conventional synchronous signal separation circuit includes a plurality of transistors, a plurality of bias and amplification resistors, a transistor's base input signal speed-up, and smoothing capacitors. The technology had a problem that the circuit was not only complicated but also expensive.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서 본 발명의 목적은 컴퓨터 및 산업기기의 모니터에 비디오신호와 동기신호가 복합된 합성신호가 인입될시 모니터 내부에서 그 합성신호로부터 정극성의 비디오신호와 부극성의 동기신호를 분리하여 정극성의 비디오신호는 비디오신호 처리회로에 공급하고 부극성의 동기신호는 동기신호 처리회로와 편향회로에 공급하도록 하는 모니터의 동기신호 분리회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to obtain a positive video from the synthesized signal inside the monitor when a composite signal including a video signal and a synchronization signal is inserted into a monitor of a computer and an industrial device. The present invention provides a synchronization signal separation circuit for a monitor that separates a signal from a negative synchronization signal and supplies a positive video signal to a video signal processing circuit and a negative synchronization signal to a synchronization signal processing circuit and a deflection circuit.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 모니터의 동기신호 분리회로의 특징은 동기신호일 때만 동작되어 합성신호로부터 동기신호를 검출하는 동기신호 검출부와, 상기 동기신호 검출부로부터 입력된 동기신호를 일정 레벨 이하로 제어하는 동기신호 제어부로 이루어짐에 있다.A characteristic of the synchronization signal separation circuit of the monitor according to the present invention for achieving the above object is a synchronization signal detection unit which operates only when the synchronization signal and detects the synchronization signal from the synthesized signal, and the synchronization signal input from the synchronization signal detection unit is constant. It is composed of a synchronization signal control unit for controlling below the level.
좀더 상세하게 설명하면 동기신호 검출부는 캐패시터에 의해 입력된 정극성인 비디오신호 및 부극성인 동기신호를 입력받아 부극성인 동기신호일때만 온되는 트랜지스터에 의해 동기신호만 검출되고, 이때 제너 다이오드는 동기신호 제어부로 정극성 비디오신호가 출력되는 것을 방지하고, 동기신호 제어부는 상기 동기신호 검출부에서 동기신호가 검출되어 입력되면 트랜지스터는 순방향 바이어스가 되어 입력된 동기신호가 출력단으로 출력되는데 이때 제너 다이오드에 의해 제너용량 이상의 신호는 제한되므로 일정 레벨을 갖는 신호로 출력되므로서 달성되는 것으로, 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.In more detail, the sync signal detector receives only the positive video signal and the negative sync signal input by the capacitor, and detects only the sync signal by a transistor which is turned on only when the sync signal is negative. When the positive video signal is prevented from being output and the sync signal control unit detects and inputs a sync signal from the sync signal detector, the transistor is forward biased and the input sync signal is output to the output terminal. Since the signal is limited and is achieved by outputting a signal having a predetermined level, it will be described below in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 모니터의 동기신호 분리회로 상세도로서, 동기신호 검출부(10)는 정극성인 비디오신호 및 부극성인 동기신호를 입력받은 캐패시터(C1)와, 상기 캐패시터에 의해 입력된 부극성신호인 동기신호에 대해서만 온되어 동기신호만을 검출하는 트랜지스터(Q1)와, 후단의 동기신호 제어부로 부극성 동기신호가 출력단으로 출력되는 것을 방지하는 제너 다이오드(ZD1)로 구성함이 바람직하고, 동기신호 제어부(20)는 상기 동기신호 검출부(10)부터 출력된 정극성 동기신호를 입력받는 트랜지스터(Q2)와, 상기 트랜지스터(Q2)로부터 출력된 정극성 동기신호의 레벨을 일정 레벨로 유지되도록 하는 제너 다이오드(ZD2)로 구성함이 바림직하다.2 is a detailed diagram of a synchronization signal separation circuit of a monitor according to the present invention, wherein the synchronization signal detection unit 10 includes a capacitor C1 receiving a positive video signal and a negative synchronization signal, and a negative polarity input by the capacitor. The transistor Q1 which is turned on only for the synchronous signal as a signal and detects only the synchronous signal, and the zener diode ZD1 which prevents the negative synchronous signal from being output to the output terminal by the synchronous signal control unit at the later stage, The signal controller 20 maintains the level of the transistor Q2 receiving the positive synchronization signal output from the synchronization signal detector 10 and the positive synchronization signal output from the transistor Q2 at a constant level. It is preferable to configure the zener diode ZD2.
이와 같이 구성된 본 발명에 따른 모니터의 동기신호 분리회로의 작용, 효과를 제2도를 참조하여 상세히 설명하면 다음과 같다.The operation and effects of the synchronization signal separation circuit of the monitor according to the present invention configured as described above will be described in detail with reference to FIG.
먼저 동기신호와 비디오신호가 복합된 합성신호가 동기신호 검출부(10)의 캐패시터(C1)를 통해 트랜지스터(Q1)의 베이스 및 제너 다이오드(ZD1)의 부단자측에 공급되면, 이때 트랜지스터(Q1)는 PNP형 트랜지스터로서 논리 로우 신호가 입력되는 경우에만 온되므로 합성신호 중 비디오신호는 정극성신호이고, 동기신호는 부극성신호이므로 정극성 비디오신호만 상기 트랜지스터(Q1)의 콜렉터에 나타나며 동기신호 제어부(20)의 트랜지스터(Q2)는 NPN형으로서 트랜지스터의 베이스에는 순방향 바이어스 상태이므로 트랜지스터(Q2)의 에미터에는 정극성의 동기신호만이 출력된다.First, when a synthesized signal obtained by combining the synchronization signal and the video signal is supplied to the base terminal of the transistor Q1 and the negative terminal side of the zener diode ZD1 through the capacitor C1 of the synchronization signal detector 10, at this time, the transistor Q1. Since the PNP transistor is turned on only when a logic low signal is input, the video signal is a positive signal among the synthesized signals, and since the synchronous signal is a negative signal, only the positive video signal appears in the collector of the transistor Q1. Transistor Q2 at 20 is an NPN type and has a forward bias state at the base of the transistor, so that only a positive synchronization signal is output to the emitter of transistor Q2.
이때 트랜지스터(Q2)에는 제너 다이오드(ZD2)가 연결되어 있어 제너전압 이상의 레벨을 제한해주므로써 상기 동기신호에 대해 제너전압 이상의 신호를 제한하여 일정한 레벨의 동기신호만이 출력되도록 한다.At this time, the zener diode ZD2 is connected to the transistor Q2 to limit the level of the zener voltage or more, thereby limiting the signal of the zener voltage or more to the synchronous signal so that only the synchronous signal of a constant level is output.
이상에서와 같이, 본 발명에 따른 모니터의 동기신호 분리회로에 의하면 간단하게 트랜지스터를 사용하여 컴퓨터 및 산업기기의 모니터에 비디오신호와 동기신호가 합성되어 인입될시 모니터 내부에서 비디오신호는 비디오회로에 공급하고 동기신호는 동기회로에 공급되도록 간단하게 처리할 수 있는 유용함이 있다.As described above, according to the synchronous signal separation circuit of the monitor according to the present invention, when a video signal and a synchronous signal are combined and introduced into a monitor of a computer and an industrial device by simply using a transistor, the video signal is transmitted to the video circuit inside the monitor. It is useful to be able to simply process and supply the synchronization signal to be supplied to the synchronization circuit.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032706A KR0122115B1 (en) | 1994-12-03 | 1994-12-03 | Synchronizing signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032706A KR0122115B1 (en) | 1994-12-03 | 1994-12-03 | Synchronizing signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960024864A KR960024864A (en) | 1996-07-20 |
| KR0122115B1 true KR0122115B1 (en) | 1997-11-21 |
Family
ID=19400265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940032706A KR0122115B1 (en) | 1994-12-03 | 1994-12-03 | Synchronizing signal |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0122115B1 (en) |
-
1994
- 1994-12-03 KR KR1019940032706A patent/KR0122115B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024864A (en) | 1996-07-20 |
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