JPWO2010024279A1 - Method and apparatus for manufacturing field effect transistor - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 73
- 230000005669 field effect Effects 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000004544 sputter deposition Methods 0.000 claims abstract description 107
- 239000000463 material Substances 0.000 claims abstract description 42
- 229910007541 Zn O Inorganic materials 0.000 claims abstract description 16
- 239000000203 mixture Substances 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims description 19
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 238000009751 slip forming Methods 0.000 claims description 18
- 238000012546 transfer Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 11
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000013077 target material Substances 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 5
- 230000007723 transport mechanism Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 18
- 239000012535 impurity Substances 0.000 abstract description 18
- 230000006866 deterioration Effects 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 376
- 239000010410 layer Substances 0.000 description 192
- 238000012545 processing Methods 0.000 description 49
- 230000008569 process Effects 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 14
- 239000010409 thin film Substances 0.000 description 14
- 239000007789 gas Substances 0.000 description 11
- 238000005477 sputtering target Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000010292 electrical insulation Methods 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000032258 transport Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001784 detoxification Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 238000009489 vacuum treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
Abstract
【課題】大気雰囲気に曝すことなくエッチャントから活性層を保護することができる電界効果型トランジスタの製造方法及びその製造装置を提供する。【解決手段】本発明の一形態に係る電界効果型トランジスタの製造方法は、基材10の上に、In−Ga−Zn−O系組成を有する活性層15(IGZO膜15F)をスパッタリング法によって形成する工程と、活性層の上に、前記活性層に対するエッチャントから活性層を保護するストッパ層16(ストッパ層形成膜16F)をスパッタリング法によって形成する工程と、前記ストッパ層をマスクとして活性層をエッチングする工程とを含む。ストッパ層をスパッタリング法で成膜することで、活性層の成膜後、活性層を大気に曝すことなくストッパ層を形成することが可能となる。これにより、活性層の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。【選択図】図2A method and apparatus for manufacturing a field effect transistor capable of protecting an active layer from an etchant without being exposed to an air atmosphere. A method for manufacturing a field effect transistor according to one embodiment of the present invention includes an active layer 15 (IGZO film 15F) having an In—Ga—Zn—O-based composition formed on a base material 10 by a sputtering method. A step of forming, on the active layer, a step of forming a stopper layer 16 (stopper layer forming film 16F) for protecting the active layer from an etchant for the active layer by a sputtering method, and an active layer using the stopper layer as a mask. Etching. By forming the stopper layer by sputtering, the stopper layer can be formed after the active layer is formed without exposing the active layer to the atmosphere. Thereby, it is possible to prevent film quality deterioration due to the adhesion of moisture and impurities in the atmosphere to the surface of the active layer. [Selection] Figure 2
Description
本発明は、InGaZnO系半導体酸化物で形成された活性層を有する電界効果型トランジスタの製造方法及び製造装置に関する。 The present invention relates to a method and apparatus for manufacturing a field effect transistor having an active layer formed of an InGaZnO-based semiconductor oxide.
近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ(TFT)を有している。 In recent years, active matrix liquid crystal displays have been widely used. An active matrix liquid crystal display has a field effect thin film transistor (TFT) as a switching element for each pixel.
薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。 As the thin film transistor, a polysilicon thin film transistor whose active layer is made of polysilicon and an amorphous silicon thin film transistor whose active layer is made of amorphous silicon are known.
アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。 An amorphous silicon thin film transistor has an advantage that it can be uniformly formed on a substrate having a relatively large area because an active layer can be easily produced compared to a polysilicon thin film transistor.
一方、アモルファスシリコンよりもキャリア(電子、ホール)の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献1には、ホモロガス化合物InMO3(ZnO)m(M=In、Fe、Ga又はAl、m=1以上50未満の整数)を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献2には、InGaO3(ZnO)4組成を有する多結晶焼結体からなるターゲット材料をスパッタリングしてIn−Ga−Zn−O系の活性層を形成する電界効果型トランジスタの製造方法が記載されている。On the other hand, a transparent amorphous oxide thin film is being developed as an active layer material capable of realizing higher carrier (electron, hole) mobility than amorphous silicon. For example, Patent Document 1 describes a field effect transistor using a homologous compound InMO 3 (ZnO) m (M = In, Fe, Ga or Al, m = 1 or more and an integer less than 50) as an active layer. . Patent Document 2 discloses the manufacture of a field effect transistor in which an In—Ga—Zn—O-based active layer is formed by sputtering a target material made of a polycrystalline sintered body having an InGaO 3 (ZnO) 4 composition. A method is described.
アモルファスシリコン型薄膜トランジスタは、アモルファスシリコンからなる活性層をCVD法によって成膜していた。一方、In−Ga−Zn−O系の活性層は、CVD法で成膜できないため、スパッタリング法によって成膜する必要がある。また、In−Ga−Zn−O系の薄膜は、酸及びアルカリに対して溶性である。このため、エッチャント(エッチング液)を用いたパターニング工程に際しては、エッチャントからIn−Ga−Zn−O薄膜を保護するための保護層を形成する必要がある。薄膜のパターンエッチングに際しては従来から感光性樹脂からなるレジストマスクが広く用いられている。 In the amorphous silicon thin film transistor, an active layer made of amorphous silicon is formed by a CVD method. On the other hand, an In—Ga—Zn—O-based active layer cannot be formed by a CVD method, and thus needs to be formed by a sputtering method. The In—Ga—Zn—O-based thin film is soluble in acids and alkalis. Therefore, in the patterning process using an etchant (etching solution), it is necessary to form a protective layer for protecting the In—Ga—Zn—O thin film from the etchant. Conventionally, a resist mask made of a photosensitive resin has been widely used for pattern etching of a thin film.
しかしながら、レジストマスクは通常、大気雰囲気下で形成される。このため、上記保護層をレジストマスクで構成する場合、活性層の形成後に活性層を大気雰囲気に曝すことになる。このため、活性層の表面に大気中の水分や不純物が付着することで活性層の膜質が損なわれるおそれがある。また、保護層の形成に多大な時間が必要となり、生産性の低下の要因となり得る。 However, the resist mask is usually formed in an air atmosphere. For this reason, when the protective layer is formed of a resist mask, the active layer is exposed to the air atmosphere after the active layer is formed. For this reason, there exists a possibility that the film | membrane quality of an active layer may be impaired by the water | moisture content and impurity in air | atmosphere adhering to the surface of an active layer. Further, a great amount of time is required for forming the protective layer, which may cause a reduction in productivity.
以上のような事情に鑑み、本発明の目的は、大気雰囲気に曝すことなくエッチャントから活性層を保護することができる電界効果型トランジスタの製造方法及びその製造装置を提供することにある。 In view of the circumstances as described above, an object of the present invention is to provide a method for manufacturing a field effect transistor and an apparatus for manufacturing the same, which can protect an active layer from an etchant without being exposed to an air atmosphere.
本発明の一形態に係る電界効果型トランジスタの製造方法は、基材の上に、In−Ga−Zn−O系組成を有する活性層をスパッタリング法によって形成する工程を含む。前記活性層の上に、前記活性層に対するエッチャントから前記活性層を保護するストッパ層がスパッタリング法によって形成される。前記ストッパ層をマスクとして前記活性層はエッチングされる。 A method for manufacturing a field effect transistor according to one embodiment of the present invention includes a step of forming an active layer having an In—Ga—Zn—O-based composition over a base material by a sputtering method. A stopper layer for protecting the active layer from an etchant for the active layer is formed on the active layer by a sputtering method. The active layer is etched using the stopper layer as a mask.
本発明の一形態に係る電界効果型トランジスタの製造装置は、基材の上に、活性層と、前記活性層に対するエッチャントから前記活性層を保護するストッパ層とをそれぞれ形成するための電界効果型トランジスタの製造装置に係る。前記製造装置は、第1の成膜室と、第2の成膜室とを具備する。前記第1の成膜室は、前記基材の上にIn−Ga−Zn−O系組成を有する前記活性層を成膜するための第1のスパッタリングカソードを含む。前記第2の成膜室は、前記基材の上にシリコン酸化膜又はシリコン窒化膜からなる前記ストッパ層を成膜するための第2のスパッタリングカソードを含む。 A field effect transistor manufacturing apparatus according to an aspect of the present invention is a field effect transistor for forming an active layer and a stopper layer for protecting the active layer from an etchant for the active layer on a base material, respectively. The present invention relates to a transistor manufacturing apparatus. The manufacturing apparatus includes a first film formation chamber and a second film formation chamber. The first deposition chamber includes a first sputtering cathode for depositing the active layer having an In—Ga—Zn—O-based composition on the substrate. The second film forming chamber includes a second sputtering cathode for forming the stopper layer made of a silicon oxide film or a silicon nitride film on the base material.
本発明の一実施の形態に係る電界効果型トランジスタの製造方法は、基材の上に、In−Ga−Zn−O系組成を有する活性層をスパッタリング法によって形成する工程を含む。前記活性層の上に、前記活性層に対するエッチャントから前記活性層を保護するストッパ層がスパッタリング法によって形成される。前記ストッパ層をマスクとして前記活性層はエッチングされる。 A manufacturing method of a field effect transistor according to an embodiment of the present invention includes a step of forming an active layer having an In—Ga—Zn—O-based composition on a base material by a sputtering method. A stopper layer for protecting the active layer from an etchant for the active layer is formed on the active layer by a sputtering method. The active layer is etched using the stopper layer as a mask.
上記電界効果型トランジスタの製造方法においては、ストッパ層をスパッタリング法で成膜するようにしている。これにより、活性層の成膜後、活性層を大気に曝すことなくストッパ層を形成することが可能となるので、活性層の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、活性層の成膜後、ストッパ層を連続成膜することも可能となるので、ストッパ層の成膜に必要な工程時間を短縮でき、生産性の向上を図ることが可能となる。 In the method for manufacturing the field effect transistor, the stopper layer is formed by sputtering. This makes it possible to form a stopper layer after the active layer is formed without exposing the active layer to the atmosphere, so that the film quality is deteriorated due to the adhesion of moisture and impurities in the atmosphere to the surface of the active layer. Can be prevented. Further, since the stopper layer can be continuously formed after the active layer is formed, the process time required for forming the stopper layer can be shortened, and the productivity can be improved.
基材は、典型的には、ガラス基板である。基材の大きさは特に制限されない。 The substrate is typically a glass substrate. The size of the substrate is not particularly limited.
前記活性層は、酸化性ガス(例えば、O2、O3、H2O等)との反応性スパッタリング法によって成膜されてもよい。In−Ga−Zn−O薄膜を形成するためのスパッタリングターゲットは、In−Ga−Zn−Oの単一のターゲットを用いてもよいし、In2O3ターゲット、Ga2O3ターゲット及びZnOターゲットのような複数のターゲットを用いてもよい。酸素雰囲気中でのスパッタリング成膜は、導入する酸素の分圧(流量)を制御することによって、膜中の酸素濃度を容易に制御することが可能となる。The active layer may be formed by a reactive sputtering method with an oxidizing gas (for example, O 2 , O 3 , H 2 O, etc.). As the sputtering target for forming the In—Ga—Zn—O thin film, a single target of In—Ga—Zn—O may be used, or an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target. A plurality of targets such as may be used. In sputtering film formation in an oxygen atmosphere, the oxygen concentration in the film can be easily controlled by controlling the partial pressure (flow rate) of the introduced oxygen.
前記ストッパ層は、前記活性層を形成した後、前記活性層の成膜チャンバ内で連続的に成膜されてもよい。
これにより、活性層の成膜チャンバから基材を搬出することなくストッパ層の成膜が可能となるので、生産性の更なる向上を図ることができる。この場合、上記成膜チャンバには、活性層を成膜するためのスパッタリングターゲットとは別に、ストッパ層を成膜するためのスパッタリングターゲットが配置される。そして、成膜工程ごとに各スパッタリングターゲットが使い分けられる。The stopper layer may be continuously formed in the active layer deposition chamber after the active layer is formed.
As a result, the stopper layer can be formed without carrying out the substrate from the active layer forming chamber, so that the productivity can be further improved. In this case, a sputtering target for forming a stopper layer is disposed in the film forming chamber in addition to the sputtering target for forming an active layer. And each sputtering target is properly used for every film-forming process.
前記ストッパ層を形成する工程は、前記活性層の上に、シリコン酸化膜又はシリコン窒化膜からなる第1の絶縁膜をスパッタリング法によって形成する工程と、前記第1の絶縁膜の上に、金属酸化膜からなる第2の絶縁膜をスパッタリング法によって形成する工程とを含んでいてもよい。
または、前記ストッパ層を形成する工程は、前記活性層の上に、金属酸化膜からなる第1の絶縁膜をスパッタリング法によって形成する工程と、前記第1の絶縁膜の上に、シリコン酸化膜又はシリコン窒化膜からなる第2の絶縁膜をスパッタリング法によって形成する工程とを含んでいてもよい。
このようにストッパ層を多層膜で構成することにより、ストッパ層として要求される種々の機能を確保することができる。上記の例において、第1の絶縁膜は、所定の電気絶縁性を確保する機能を有し、第2の絶縁膜は所定のバリア性を確保する機能を有する。The step of forming the stopper layer includes a step of forming a first insulating film made of a silicon oxide film or a silicon nitride film on the active layer by a sputtering method, and a metal on the first insulating film. And a step of forming a second insulating film made of an oxide film by a sputtering method.
Alternatively, the step of forming the stopper layer includes a step of forming a first insulating film made of a metal oxide film on the active layer by a sputtering method, and a silicon oxide film on the first insulating film. Alternatively, a step of forming a second insulating film made of a silicon nitride film by a sputtering method may be included.
By configuring the stopper layer with a multilayer film in this way, various functions required as the stopper layer can be ensured. In the above example, the first insulating film has a function of ensuring a predetermined electrical insulation, and the second insulating film has a function of ensuring a predetermined barrier property.
前記第1の絶縁膜と前記第2の絶縁膜とは同一チャンバ内で連続的に成膜されてもよい。
第1及び第2の絶縁膜を連続的に成膜することで、ストッパ層をひとつのチャンバ内で一括的に成膜することができ、生産性の向上を図ることが可能となる。この場合、上記チャンバには、第1の絶縁膜を成膜するためのスパッタリングターゲットと、第2の絶縁膜を成膜するためのスパッタリングターゲットが配置される。そして、成膜工程ごとに各スパッタリングターゲットが使い分けられる。The first insulating film and the second insulating film may be continuously formed in the same chamber.
By continuously forming the first and second insulating films, the stopper layer can be collectively formed in one chamber, and productivity can be improved. In this case, a sputtering target for forming the first insulating film and a sputtering target for forming the second insulating film are arranged in the chamber. And each sputtering target is properly used for every film-forming process.
前記ストッパ層は、前記活性層を形成した後、前記活性層の成膜チャンバ内で連続的に成膜されてもよい。
これにより、活性層の成膜チャンバから基材を搬出することなくストッパ層の成膜が可能となるので、生産性の更なる向上を図ることができる。The stopper layer may be continuously formed in the active layer deposition chamber after the active layer is formed.
As a result, the stopper layer can be formed without carrying out the substrate from the active layer forming chamber, so that the productivity can be further improved.
前記基材はゲート電極を含み、前記活性層を形成する前に、前記ゲート電極を被覆するゲート絶縁膜をさらに形成してもよい。
これにより、ボトムゲート型の電界効果型トランジスタを作製することができる。ゲート電極は、基材の上に形成された電極膜でもよいし、基材そのものをゲート電極で構成してもよい。The base material may include a gate electrode, and a gate insulating film covering the gate electrode may be further formed before forming the active layer.
Thus, a bottom-gate field effect transistor can be manufactured. The gate electrode may be an electrode film formed on a base material, or the base material itself may be composed of a gate electrode.
前記ゲート絶縁膜は、スパッタリング法によって形成されることができる。
これにより、ゲート絶縁膜、活性層及びストッパ層を真空雰囲気中で連続して成膜することが可能となる。The gate insulating film may be formed by a sputtering method.
Thereby, the gate insulating film, the active layer, and the stopper layer can be continuously formed in a vacuum atmosphere.
前記ゲート絶縁膜を形成する工程は、前記ゲート電極の上に、金属酸化膜からなる第1のゲート絶縁膜をスパッタリング法によって形成する工程と、前記第1のゲート絶縁膜の上に、シリコン酸化膜又はシリコン窒化膜からなる第2のゲート絶縁膜をスパッタリング法によって形成する工程とを含んでいてもよい。
または、前記ゲート絶縁膜を形成する工程は、前記ゲート電極の上に、シリコン酸化膜又はシリコン窒化膜からなる第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜の上に、金属酸化膜からなる第2のゲート絶縁膜を形成する工程とを含んでいてもよい。
このようにゲート絶縁膜を多層膜で構成することにより、ゲート絶縁膜として要求される種々の機能を確保することができる。上記の例において、第1の絶縁膜は、所定のバリア性を確保する機能を有し、第2の絶縁膜は所定の電気絶縁性を確保する機能を有する。The step of forming the gate insulating film includes a step of forming a first gate insulating film made of a metal oxide film on the gate electrode by a sputtering method, and a silicon oxide film on the first gate insulating film. Forming a second gate insulating film made of a film or a silicon nitride film by a sputtering method.
Alternatively, the step of forming the gate insulating film includes a step of forming a first gate insulating film made of a silicon oxide film or a silicon nitride film on the gate electrode, and a step of forming on the first gate insulating film. And a step of forming a second gate insulating film made of a metal oxide film.
By configuring the gate insulating film as a multilayer film in this way, various functions required for the gate insulating film can be ensured. In the above example, the first insulating film has a function of ensuring a predetermined barrier property, and the second insulating film has a function of ensuring a predetermined electrical insulating property.
前記活性層を被覆する保護膜を形成し、前記活性層にコンタクトするソース電極及びドレイン電極を形成することができる。保護膜は、スパッタリング法によって形成することができる。 A protective film covering the active layer may be formed, and a source electrode and a drain electrode contacting the active layer may be formed. The protective film can be formed by a sputtering method.
本発明の一実施の形態に係る電界効果型トランジスタの製造装置は、基材の上に、活性層と、前記活性層に対するエッチャントから前記活性層を保護するストッパ層とをそれぞれ形成するための電界効果型トランジスタの製造装置に係る。前記製造装置は、第1の成膜室と、第2の成膜室とを具備する。前記第1の成膜室は、前記基材の上にIn−Ga−Zn−O系組成を有する前記活性層を成膜するための第1のスパッタリングカソードを含む。前記第2の成膜室は、前記基材の上にシリコン酸化膜又はシリコン窒化膜からなる前記ストッパ層を成膜するための第2のスパッタリングカソードを含む。 An apparatus for manufacturing a field effect transistor according to an embodiment of the present invention includes an electric field for forming an active layer and a stopper layer for protecting the active layer from an etchant for the active layer on a base material, respectively. The present invention relates to an effect transistor manufacturing apparatus. The manufacturing apparatus includes a first film formation chamber and a second film formation chamber. The first deposition chamber includes a first sputtering cathode for depositing the active layer having an In—Ga—Zn—O-based composition on the substrate. The second film forming chamber includes a second sputtering cathode for forming the stopper layer made of a silicon oxide film or a silicon nitride film on the base material.
上記電界効果型トランジスタの製造装置においては、第1の成膜室でIn−Ga−Zn−O系組成を有する活性層をスパッタリング法で成膜し、第2の成膜室でシリコン酸化膜又はシリコン窒化膜からなるストッパ層をスパッタリング法で成膜するようにしている。これにより、活性層の成膜後、活性層を大気に曝すことなくストッパ層を形成することが可能となるので、活性層の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、活性層の成膜後、ストッパ層を連続成膜することも可能となるので、ストッパ層の成膜に必要な工程時間を短縮でき、生産性の向上を図ることが可能となる。 In the field effect transistor manufacturing apparatus, an active layer having an In—Ga—Zn—O-based composition is formed by a sputtering method in a first film formation chamber, and a silicon oxide film or a film is formed in a second film formation chamber. A stopper layer made of a silicon nitride film is formed by sputtering. This makes it possible to form a stopper layer after the active layer is formed without exposing the active layer to the atmosphere, so that the film quality is deteriorated due to the adhesion of moisture and impurities in the atmosphere to the surface of the active layer. Can be prevented. Further, since the stopper layer can be continuously formed after the active layer is formed, the process time required for forming the stopper layer can be shortened, and the productivity can be improved.
前記第1の成膜室及び前記第2の成膜室は、共通の成膜室で構成されてもよい。
これにより、活性層とストッパ層とを同一チャンバ内で連続成膜することが可能となる。The first film formation chamber and the second film formation chamber may be configured as a common film formation chamber.
Thereby, the active layer and the stopper layer can be continuously formed in the same chamber.
前記第2のスパッタリングカソードは、シリコン酸化物又はシリコン窒化物からなる第1のターゲット材料と、金属酸化物からなる第2のターゲット材料とを有していてもよい。
これにより、シリコン酸化膜又はシリコン窒化膜からなる第1の絶縁膜と金属酸化膜からなる第2の絶縁膜の多層構造を有するストッパ層の連続成膜が可能となり、所定の絶縁性とバリア性を有するストッパ層を得ることができる。The second sputtering cathode may have a first target material made of silicon oxide or silicon nitride and a second target material made of metal oxide.
Accordingly, it is possible to continuously form a stopper layer having a multilayer structure of a first insulating film made of a silicon oxide film or a silicon nitride film and a second insulating film made of a metal oxide film. A stopper layer having can be obtained.
前記電界効果型トランジスタの製造装置は、前記基材の上にゲート絶縁膜を成膜するための第3の成膜室をさらに具備してもよい。
これにより、ゲート絶縁膜、活性層及びストッパ層を同一装置内で成膜することが可能となる。The field effect transistor manufacturing apparatus may further include a third film formation chamber for forming a gate insulating film on the base material.
Thereby, the gate insulating film, the active layer, and the stopper layer can be formed in the same apparatus.
あるいは、前記電界効果型トランジスタの製造装置は、前記基材の上にゲート絶縁膜を成膜するための第3のスパッタリングカソードを含む第3の成膜室をさらに具備してもよい。
これにより、ゲート絶縁膜、活性層及びストッパ層を同一装置内で成膜することが可能となる。Alternatively, the field effect transistor manufacturing apparatus may further include a third film formation chamber including a third sputtering cathode for forming a gate insulating film on the base material.
Thereby, the gate insulating film, the active layer, and the stopper layer can be formed in the same apparatus.
前記第3のスパッタリングカソードは、金属酸化物からなる第3のターゲット材料と、シリコン酸化物又はシリコン窒化物からなる第4のターゲット材料とを有してもよい。
これにより、例えば、シリコン酸化膜又はシリコン窒化膜からなる第1のゲート絶縁膜と金属酸化膜からなる第2のゲート絶縁膜の多層構造を有するストッパ層の連続成膜が可能となり、所定の絶縁性とバリア性を有するゲート絶縁膜を得ることができる。The third sputtering cathode may include a third target material made of a metal oxide and a fourth target material made of silicon oxide or silicon nitride.
Thereby, for example, it is possible to continuously form a stopper layer having a multilayer structure of a first gate insulating film made of a silicon oxide film or a silicon nitride film and a second gate insulating film made of a metal oxide film. And a gate insulating film having barrier properties can be obtained.
前記製造装置は、前記第1の成膜室及び前記第2の成膜室に対して前記基材を授受する搬送ロボットを有する真空排気可能な搬送室をさらに具備してもよい。前記前記第1の成膜室及び前記第2の成膜室は、前記搬送室の周囲に設置される。すなわち、当該製造装置はクラスター型の成膜装置として構成することができる。 The manufacturing apparatus may further include a transfer chamber capable of being evacuated and having a transfer robot for transferring the substrate to and from the first film formation chamber and the second film formation chamber. The first film formation chamber and the second film formation chamber are installed around the transfer chamber. That is, the manufacturing apparatus can be configured as a cluster-type film forming apparatus.
前記製造装置は、前記第1の成膜室から前記第2の成膜室へ前記基材を搬送する搬送機構をさらに具備してもよい。前記第1の成膜室及び前記第2の成膜室は互いに隣接して設置される。すなわち、当該製造装置は、インライン型の成膜装置として構成することができる。 The manufacturing apparatus may further include a transport mechanism that transports the base material from the first film formation chamber to the second film formation chamber. The first film formation chamber and the second film formation chamber are installed adjacent to each other. That is, the manufacturing apparatus can be configured as an in-line film forming apparatus.
以下、本発明の実施の形態を図面に基づき説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<第1の実施の形態>
図1〜図5は、本発明の第1の実施の形態による電界効果型トランジスタの製造方法を説明する各工程の要部断面図である。本実施の形態では、いわゆるボトムゲート型のトランジスタ構造を有する電界効果型トランジスタの製造方法について説明する。<First Embodiment>
1 to 5 are cross-sectional views of main parts of respective steps for explaining a method of manufacturing a field effect transistor according to the first embodiment of the present invention. In this embodiment mode, a method for manufacturing a field-effect transistor having a so-called bottom-gate transistor structure is described.
まず、図1(A)に示すように、基材10の一表面にゲート電極膜11Fを形成する。
First, as shown in FIG. 1A, a
基材10は、典型的には、ガラス基板である。ゲート電極膜11Fは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。ゲート電極膜11Fの厚さは特に限定されず、例えば、300nmである。
The
次に、図1(B)〜(D)に示すように、ゲート電極膜11Fを所定形状にパターニングするためのレジストマスク12を形成する。この工程は、フォトレジスト膜12Fの形成工程(図1(B))と、露光工程(図1(C))と、現像工程(図1(D))とを有する。
Next, as shown in FIGS. 1B to 1D, a resist
フォトレジスト膜12Fは、液状の感光性材料をゲート電極膜11Fの上に塗布後、乾燥させることによって形成される。フォトレジスト膜12Fとしてドライフィルムレジストを用いてもよい。形成されたフォトレジスト膜12Fはマスク13を介して露光された後、現像される。これにより、ゲート電極膜11Fの上にレジストマスク12が形成される。
The
続いて、図1(E)に示すように、レジストマスク12をマスクとしてゲート電極膜11Fをエッチングする。これにより、基材10の表面にゲート電極11が形成される。
Subsequently, as shown in FIG. 1E, the
ゲート電極膜11Fのエッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。エッチング後、レジストマスク12は除去される。レジストマスク12の除去方法は、酸素ガスのプラズマを用いたアッシング処理が適用されるが、これに限られず、薬液を用いた溶解除去であってもよい。
The etching method of the
次に、図2(A)に示すように、基材10の表面に、ゲート電極11を覆うようにゲート絶縁膜14を形成する。
Next, as illustrated in FIG. 2A, a
ゲート絶縁膜14は、典型的には、シリコン酸化膜(SiO2)、シリコン窒化膜(SiNx)等の酸化膜又は窒化膜で構成され、例えば、CVD法又はスパッタリング法によって形成される。ゲート電極膜11Fの厚さは特に限定されず、例えば、200nm〜500nmである。The
続いて、図2(B)に示すように、ゲート絶縁膜14の上に、In−Ga−Zn−O系組成を有する薄膜(以下単に「IGZO膜」という。)15F及びストッパ層形成膜16Fを順に形成する。
2B, on the
IGZO膜15F及びストッパ層形成膜16Fは、スパッタリング法によって形成される。IGZO膜15Fとストッパ層形成膜16Fは連続的に成膜することができる。この場合、IGZO膜15Fを成膜するためのスパッタリングターゲットと、ストッパ層形成膜16Fを成膜するためのスパッタリングターゲットを同一のスパッタリングチャンバ内に配置してもよい。使用するターゲットを切り替えることで、IGZO膜15Fとストッパ層形成膜16Fとをそれぞれ独立して形成することができる。
The
IGZO膜15Fは、基材10を所定温度に加熱した状態で成膜される。本実施の形態では、酸素ガス雰囲気中でターゲットをスパッタリングすることで酸素との反応物を基材10の上に堆積させる反応性スパッタリング法によって、活性層15(IGZO膜15F)が形成される。放電形式は、DC放電、AC放電、RF放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方法を採用してもよい。
The
IGZO膜15F及びストッパ層形成膜16Fの各々の膜厚は特に限定されず、例えば、IGZO膜15Fの膜厚は50nm〜200nm、ストッパ層形成膜16Fの膜厚は30nm〜300nmである。
The thickness of each of the
IGZO膜15Fは、トランジスタの活性層(キャリア層)15を構成する。ストッパ層形成膜16Fは、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、IGZO膜15Fの不要領域をエッチング除去する工程において、IGZO膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。ストッパ層形成膜16Fは、例えば、SiO2で構成される。The
次に、図2(C)及び(D)に示すように、ストッパ層形成膜16Fを所定形状にパターニングするためのレジストマスク27を形成した後、このレジストマスク27を介してストッパ層形成膜16Fをエッチングする。これにより、ゲート絶縁膜14とIGZO膜15Fを挟んでゲート電極11と対向するストッパ層16が形成される。
Next, as shown in FIGS. 2C and 2D, after forming a resist
レジストマスク27を除去した後、図2(E)に示すように、IGZO膜15F及びストッパ層16を覆うように金属膜17Fを形成する。
After removing the resist
金属膜17Fは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜17Fの厚さは特に限定されず、例えば、100nm〜500nmである。
The
続いて、図3(A)及び(B)に示すように、金属膜17Fをパターニングする。
Subsequently, as shown in FIGS. 3A and 3B, the
金属膜17Fのパターニング工程は、レジストマスク18の形成工程(図3(A))と、金属膜17Fのエッチング工程(図3(B))とを有する。レジストマスク18は、ストッパ層16の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク18の形成後、ウェットエッチング法によって、金属膜17Fがエッチングされる。これにより、金属膜17Fは、ソース電極17Sとドレイン電極17Dとに分離される。なお、以降の説明では、これらソース電極17Sとドレイン電極17Dとを一括してソース/ドレイン電極17ともいう。
The patterning process for the
ソース/ドレイン電極17の形成工程において、ストッパ層16は、金属膜17Fのエッチングストッパ層として機能する。すなわち、ストッパ層16は、金属膜17Fに対するエッチャント(例えばリン硝酢酸)からIGZO膜15Fを保護する機能を有する。ストッパ層16は、IGZO膜15Fのソース電極17Sとドレイン電極17Dとの間に位置する領域(以下「チャネル領域」という。)を覆うように形成されている。したがって、IGZO膜15Fのチャネル領域は、金属膜17Fのエッチング工程によっては影響を受けることはない。
In the step of forming the source / drain electrode 17, the
次に、図3(C)及び(D)に示すように、レジストマスク18をマスクとしてIGZO薄膜15Fをエッチングする。
Next, as shown in FIGS. 3C and 3D, the IGZO
エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このIGZO膜15Fのエッチング工程により、IGZO膜15Fは素子単位でアイソレーション化されるとともに、IGZO膜15Fからなる活性層15が形成される。
The etching method is not particularly limited, and may be a wet etching method or a dry etching method. By this etching process of the
このとき、ストッパ層16は、チャネル領域に位置するIGZO膜15Fのエッチング保護膜として機能する。すなわち、ストッパ層16は、IGZO膜15Fに対するエッチャント(例えばシュウ酸系)からストッパ層16直下のチャネル領域を保護する機能を有する。これにより、活性層15のチャネル領域は、IGZO膜15Fのエッチング工程によっては影響を受けることはない。
At this time, the
IGZO膜15Fのパターニング後、レジストマスク18はアッシング処理等によってソース/ドレイン電極17から除去される(図3(D))。
After patterning the
次に、図4(A)に示すように、基材10の表面に、ソース/ドレイン電極17、ストッパ層16、活性層15、ゲート絶縁膜14を被覆するように保護膜(パッシベーション膜)19が形成される。
Next, as shown in FIG. 4A, a protective film (passivation film) 19 is formed so as to cover the surface of the
保護膜19は、活性層15を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜19としては、典型的には、シリコン酸化膜(SiO2)、シリコン窒化膜(SiNx)等の酸化膜又は窒化膜で構成され、例えば、CVD法、スパッタリング法によって形成される。保護膜19の厚さは特に限定されず、例えば、200nm〜500nmである。The
続いて、図4(B)〜(D)に示すように、保護膜19にソース/ドレイン電極17と連通するコンタクトホール19aを形成する。この工程は、保護膜19の上にレジストマスク20を形成する工程(図4(B))と、レジストマスク20の開口部20aから露出する保護膜19をエッチングする工程(図4(C))と、レジストマスク20を除去する工程(図4(D))とを有する。
Subsequently, as shown in FIGS. 4B to 4D, contact holes 19 a communicating with the source / drain electrodes 17 are formed in the
コンタクトホール19aの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極17Sと連絡するコンタクトホールも同様に形成される。
The
次に、図5(A)〜(D)に示すように、コンタクトホール19aを介してソース/ドレイン電極17にコンタクトする透明導電膜21を形成する。この工程は、透明導電膜膜21Fを形成する工程(図5(A))と、透明導電膜21Fの上にレジストマスク22を形成する工程(図5(B))と、レジストマスク22で覆われていない透明導電膜21Fをエッチングする工程(図5(C))と、レジストマスク20を除去する工程(図5(D))とを有する。
Next, as shown in FIGS. 5A to 5D, a transparent
透明導電膜21Fは、典型的には、ITO膜やIZO膜で構成され、例えば、スパッタ法、CVD法によって形成される。透明導電膜21Fのエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
The transparent
図5(D)に示す透明導電膜21の形成されたトランジスタ素子100は、その後、活性層15の構造緩和を目的としたアニール工程が実施される。これにより、活性層15に所期のトランジスタ特性が付与される。
The
以上のようにして、電界効果型トランジスタ(トランジスタ素子100)が作製される。 As described above, a field effect transistor (transistor element 100) is manufactured.
本実施の形態においては、活性層15を構成するIGZO膜15F及びストッパ層16を構成するストッパ層形成膜16Fをそれぞれスパッタリング法で成膜している。これにより、IGZO膜15F(活性層15)の成膜後、IGZO膜15Fを大気に曝すことなくストッパ層16を形成することが可能となるので、活性層15の表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。
In the present embodiment, the
また、活性層15の成膜後、ストッパ層16を連続成膜することも可能となるので、ストッパ層16の成膜に必要な工程時間を短縮でき、生産性の向上を図ることが可能となる。
In addition, since the
図6(A)、(B)は、上述したトランジスタ素子100(電界効果型トランジスタ)の製造工程の一部を実施するための真空処理装置の概略構成図である。 FIGS. 6A and 6B are schematic configuration diagrams of a vacuum processing apparatus for carrying out part of the manufacturing process of the transistor element 100 (field effect transistor) described above.
図6(A)に示す真空処理装置201は、枚葉型(クラスター型)の真空処理装置であり、搬送室210と、搬送室210の周囲に配置された複数の処理室211〜215とを備えている。処理室としては、ロード室211、加熱室212、CVD室213、スパッタ室214及びアンロード室215を有している。搬送室210には図示せずとも、基材10を各処理室へ搬送するための搬送ロボットが設置されており、当該搬送ロボットは、例えば図中矢印で示す方向に基材10を各処理室へ搬送する。搬送室210及び各処理室は、いずれも所定の真空度に維持されており、搬送室210を介しての処理室211〜215間における基材10の移載が真空雰囲気中で行われるようになっている。
A
典型的には、ゲート電極11が形成された基材10(図1(F)参照)は、ロード室211に搬入される。上記搬送ロボットは、ロード室211から加熱室212へ基材10を搬送する。加熱室212において、基材10は加熱処理され、表面に付着あるいは吸着された水分等が除去される。基材10は、加熱後、CVD室213へ搬送され、CVD室213においてゲート絶縁膜14が成膜される(図2(A))。ゲート絶縁膜14の成膜後、基材10はスパッタ室214へ搬送され、スパッタ室214においてIGZO膜15F及びストッパ層形成膜16Fが成膜される(図2(B))。ストッパ層形成膜16Fの形成後、基材10はアンロード室215へ搬送され、真空処理装置201の外部へ搬出される。
Typically, the base material 10 (see FIG. 1F) on which the
スパッタ室214は、IGZO膜15Fを成膜するためのターゲット材料を含むスパッタリングカソードTcと、ストッパ層形成膜16Fを成膜するためのターゲット材料を含むスパッタリングカソードTsとを有する。IGZO膜15Fを形成するためのスパッタリングターゲットは、In−Ga−Zn−Oの単一のターゲットでもよいし、In2O3ターゲット、Ga2O3ターゲット及びZnOターゲットのような複数のターゲットを用いてもよい。ストッパ層形成膜16Fを成膜するためのスパッタリングターゲットは、シリコン酸化物又はシリコン窒化物のターゲットが用いられるが、勿論これに限られない。The sputtering
スパッタ室214は、室内に酸化性ガスを導入するためのガス導入系を備えており、酸化性ガスとの反応性スパッタリング法によってIGZO膜15F及びストッパ層形成膜16Fの成膜が可能である。導入するガスの分圧(流量)を制御することによって、膜中の酸素濃度を容易に制御することが可能となる。スパッタ室214へ導入されるガスとしては、例えば、O2、O3、H2O等が挙げられるが、勿論これに限られない。The sputtering
図6(B)に示す真空処理装置202もまた、枚葉型(クラスター型)の真空処理装置で構成されている。真空処理装置202においては、スパッタ室が、IGZO膜15Fを成膜するためのスパッタ室214Aと、ストッパ層形成膜16Fを成膜するためのスパッタ室214Bとに分けられている。
The
以上のような構成の真空処理装置201、202によれば、IGZO膜15Fの成膜後、IGZO膜15Fを大気に曝すことなくストッパ層形成膜16Fを形成することが可能となる。これにより、IGZO膜15Fの表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、IGZO膜15Fの成膜後、ストッパ層形成膜16Fを連続成膜することが可能となるので、ストッパ層形成膜16Fの成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
According to the
また、真空処理装置201によれば、IGZO膜15Fの成膜チャンバ内でストッパ層形成膜16Fを連続的に成膜することができる。これにより、IGZO膜15Fの成膜チャンバから基材10を搬出することなくストッパ層形成膜16Fの成膜が可能となるので、生産性の更なる向上を図ることができる。
Moreover, according to the
<第2の実施の形態>
図7は、本発明の第2の実施の形態を示している。なお、図において上述の第1の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。<Second Embodiment>
FIG. 7 shows a second embodiment of the present invention. In the figure, portions corresponding to those of the first embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施の形態のトランジスタ素子101は、第1の実施の形態と同様な工程を経て製造される。図示するトランジスタ素子101は、ストッパ層16が第1の絶縁膜16Aと第2の絶縁膜16Bの多層構造を有している点で、上述の第1の実施の形態のトランジスタ素子100と異なっている。
The
亜鉛(Zn)を含んだ半導体層は酸・アルカリに対する耐性が弱く、容易にエッチングされ易い。そのため、活性層15の形成に際しては、IGZO膜15Fのチャネル領域にエッチャントから保護するためのストッパ層16が形成される。ストッパ層16は、IGZO膜15Fのエッチングマスクとしての機能のほか、活性層15の上層側でソース電極17Sとドレイン電極17Dとの間の電気的絶縁を維持する絶縁膜としての機能をも有する。
A semiconductor layer containing zinc (Zn) has low resistance to acids and alkalis and is easily etched. Therefore, when the
しかしながら、ストッパ層16を構成するシリコン酸化膜は、大気からの不純物の混入を十分に防ぐことができない場合がある。活性層15に大気からの不純物が混入すると、トランジスタ特性にばらつきを生じさせる。
However, the silicon oxide film constituting the
そこで、本実施の形態では、ストッパ層16を、シリコン酸化膜又はシリコン窒化膜からなる第1の絶縁膜16Aと、その上に形成される金属酸化膜からなる第2の絶縁膜16Bの2層構造とした。第1の絶縁膜16Aで所期の電気絶縁性を確保し、第2の絶縁膜16Bで大気からの不純物の混入に対するバリア性を確保する。
Therefore, in the present embodiment, the
第2の絶縁膜16Bは、大気からの不純物の混入に対するバリア性の高い絶縁性金属酸化物が用いられる。第2の絶縁膜16Bとしては、タンタル酸化物(TaOx)、アルミナ(Al2O3)、イットリア(Y2O3)などで構成することができる。この第2の絶縁膜16Bを第1の絶縁膜16Aの上層側に形成することによって、大気からの不純物の混入に対するバリア性に優れたストッパ層を形成することができる。これにより、トランジスタ特性の安定化を図ることができる。The second
なお、第1の絶縁膜16Aを金属酸化膜で構成し、第2の絶縁膜16Bをシリコン酸化膜又はシリコン窒化膜で構成してもよい。このような構成によっても、上述と同様の効果を得ることが可能である。
Note that the first insulating
図8(A)、(B)及び(C)は、上述したトランジスタ素子101(電界効果型トランジスタ)の製造工程の一部を実施するための真空処理装置の概略構成図である。なお、図6と対応する部分については同一の符号を付し、その詳細な説明は省略する。 FIGS. 8A, 8B, and 8C are schematic configuration diagrams of a vacuum processing apparatus for performing a part of the manufacturing process of the transistor element 101 (field effect transistor) described above. Note that portions corresponding to those in FIG. 6 are denoted by the same reference numerals and detailed description thereof is omitted.
図8(A)に示す真空処理装置203は、枚葉型(クラスター型)の真空処理装置である。スパッタ室214は、活性層15を構成するIGZO膜15Fを成膜するためのスパッタリングカソードTcと、ストッパ層16の第1の絶縁膜16Aを成膜するためのスパッタリングカソードTs1と、ストッパ層16の第2の絶縁膜16Bを成膜するためのスパッタリングカソードTs2をそれぞれ有している。
A
図8(B)及び(C)に示す真空処理装置204、205も同様に、枚葉型(クラスター型)の真空処理装置で構成されている。真空処理装置204は、IGZO膜15Fを成膜するための第1のスパッタ室214Aと、ストッパ層形成膜16F(第1の絶縁膜16A及び第2の絶縁膜16B)を成膜するための第2のスパッタ室214Bとを備えている。真空処理装置205は、IGZO膜15Fを成膜するための第1のスパッタ室214Aと、ストッパ層16を構成する第1の絶縁膜16Aを成膜するための第2のスパッタ室214Bと、ストッパ層16を構成する第2の絶縁膜16Bを成膜するための第3のスパッタ室214Cとを備えている。
Similarly, the
本実施の形態においても、上述の第1の実施の形態と同様に、IGZO膜15Fの成膜後、IGZO膜15Fを大気に曝すことなくストッパ層形成膜16Fを形成することが可能となる。これにより、IGZO膜15Fの表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、IGZO膜15Fの成膜後、ストッパ層形成膜16Fを連続成膜することが可能となるので、ストッパ層形成膜16Fの成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
Also in the present embodiment, as in the first embodiment described above, after the
また、真空処理装置203によれば、IGZO膜15Fの成膜チャンバ内でストッパ層形成膜16Fを連続的に成膜することができる。これにより、IGZO膜15Fの成膜チャンバから基材10を搬出することなくストッパ層形成膜16Fの成膜が可能となるので、生産性の更なる向上を図ることができる。
Moreover, according to the
<第3の実施の形態>
図9は、本発明の第3の実施の形態を示している。なお、図において上述の第1及び第2の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。<Third Embodiment>
FIG. 9 shows a third embodiment of the present invention. In the figure, portions corresponding to those in the first and second embodiments described above are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施の形態のトランジスタ素子102は、第1の実施の形態と同様な工程を経て製造される。図示するトランジスタ素子102は、ゲート絶縁膜14が第1のゲート絶縁膜14Aと第2のゲート絶縁膜14Bの多層構造を有している点で、上述の第2の実施の形態のトランジスタ素子101と異なっている。
The
ゲート絶縁膜は、ゲート電極と活性層の間の電気的絶縁を確保する目的で形成される。しかしながら、シリコン酸化膜からなるゲート絶縁膜は、基板(基材)からの不純物の拡散に対するバリア性が低いため、ゲート絶縁膜中に基板からの不純物が拡散することによって所定の絶縁機能を確保できない場合がある。この場合、ゲート絶縁膜に所期の絶縁機能が得られなくなることから、ゲート閾値電圧のばらつきが生じたり、活性層との間の電気的リークが発生したりするおそれがある。 The gate insulating film is formed for the purpose of ensuring electrical insulation between the gate electrode and the active layer. However, since a gate insulating film made of a silicon oxide film has a low barrier property against diffusion of impurities from the substrate (base material), a predetermined insulating function cannot be ensured by diffusion of impurities from the substrate into the gate insulating film. There is a case. In this case, since the desired insulating function cannot be obtained in the gate insulating film, there is a possibility that the gate threshold voltage varies or an electrical leak with the active layer occurs.
そこで、本実施の形態では、ゲート絶縁膜14を、金属酸化膜からなる第1のゲート絶縁膜14Aと、その上に形成されるシリコン酸化膜又はシリコン窒化膜からなる第2のゲート絶縁膜14Bとの2層構造とした。第1のゲート絶縁膜14Aで所期のバリア性を確保し、第2のゲート絶縁膜14Bで所期の電気的絶縁性を確保する。
Therefore, in the present embodiment, the
第1のゲート絶縁膜14Aは、基板からの不純物の拡散に対してバリア性の高い絶縁性金属酸化物が用いられる。第1のゲート絶縁膜14Aとしては、タンタル酸化物(TaOx)、アルミナ(Al2O3)、イットリア(Y2O3)などで構成することができる。この第1のゲート絶縁膜14Aを第2のゲート絶縁膜14Bの下層側に形成することによって、基板からの不純物の拡散に対するバリア性に優れたゲート絶縁膜を形成することができる。これにより、所期のトランジスタ特性を有するトランジスタ素子を安定して製造することが可能となる。For the first
なお、第1のゲート絶縁膜14Aをシリコン酸化膜又はシリコン窒化膜で構成し、第2のゲート絶縁膜14Bを金属酸化膜で構成してもよい。このような構成によっても、上述と同様の効果を得ることができる。
Note that the first
図10(A)、(B)及び(C)は、上述したトランジスタ素子102(電界効果型トランジスタ)の製造工程の一部を実施するための真空処理装置の概略構成図である。なお、図6及び図8と対応する部分については同一の符号を付し、その詳細な説明は省略する。 FIGS. 10A, 10B, and 10C are schematic configuration diagrams of a vacuum processing apparatus for performing a part of the manufacturing process of the transistor element 102 (field effect transistor) described above. Note that portions corresponding to those in FIGS. 6 and 8 are denoted by the same reference numerals, and detailed description thereof is omitted.
図10(A)に示す真空処理装置206は、枚葉型(クラスター型)の真空処理装置である。真空処理装置206は、第1のゲート絶縁膜14Aを成膜するためのスパッタ室213Aと第2のゲート絶縁膜14Bを成膜するためのスパッタ室213Bの2つのスパッタ室を備えている。スパッタ室213Aは、第1のゲート絶縁膜14Aを成膜するためのスパッタリングカソードTg1を有し、スパッタ室213Bは、第2のゲート絶縁膜14Bを成膜するためのスパッタリングカソードTg2を有している。活性層を構成するIGZO膜15Fとストッパ層16を構成する第1及び第2の絶縁膜16A、16Bを成膜するためのスパッタ室は、共通のスパッタ室214で構成されている。
A
図10(B)及び(C)に示す真空処理装置207、208も同様に、枚葉型(クラスター型)の真空処理装置で構成されている。真空処理装置207は、ゲート絶縁膜14を構成する第1及び第2のゲート絶縁膜14A、14Bを成膜するための第1のスパッタ室213と、活性層15を構成するIGZO膜15Fを成膜するための第2のスパッタ室214Aと、ストッパ層16を構成する第1及び第2の絶縁膜16A、16Bを成膜するための第3のスパッタ室214Bとを備えている。真空処理装置208は、第1のゲート絶縁膜14Aを成膜するための第1のスパッタ室213Aと、第2のゲート絶縁膜14Bを成膜するための第2のスパッタ室213Bと、IGZO膜15Fを成膜するための第3のスパッタ室214Aと、第1の絶縁膜16Aを成膜するための第4のスパッタ室214Bと、第2の絶縁膜16Bを成膜するための第5のスパッタ室214Cとを備えている。
Similarly, the
本実施の形態においても、上述の第1、第2の実施の形態と同様に、IGZO膜15Fの成膜後、IGZO膜15Fを大気に曝すことなくストッパ層形成膜16Fを形成することが可能となる。これにより、IGZO膜15Fの表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、IGZO膜15Fの成膜後、ストッパ層形成膜16Fを連続成膜することが可能となるので、ストッパ層形成膜16Fの成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
Also in the present embodiment, the stopper
また、真空処理装置208によれば、ゲート絶縁膜14をスパッタリング法で成膜するようにしているので、CVDプロセスに必要とされる原料ガスの導入系や排気ガスの除害設備が不要となる。これにより、設備コストの低減とプロセスのクリーン化を図ることが可能となる。
Further, according to the
<第4の実施の形態>
図11(A)、(B)及び(C)は本発明の第4の実施の形態による電界効果型トランジスタの製造装置の概略構成図である。本実施の形態では、当該製造装置がインライン型の真空処理装置で構成された例について説明する。<Fourth embodiment>
FIGS. 11A, 11B, and 11C are schematic configuration diagrams of a field-effect transistor manufacturing apparatus according to the fourth embodiment of the present invention. In the present embodiment, an example in which the manufacturing apparatus is configured by an inline vacuum processing apparatus will be described.
なお、真空処理装置は、基板を水平方向に横臥させた姿勢で搬送する横型でもよいし、基板を略直立させた姿勢で搬送する縦型でもよい。基板(基材)サイズが大型である場合、縦型の方が設置面積の低減を図れる点で有利である。また、基材10に対する成膜は、処理室内を基材を搬送する過程で成膜する通過成膜でもよいし、処理室内で基材を静止させた状態で成膜する静止成膜(停止成膜)のいずれの方式を採用してもよい。
The vacuum processing apparatus may be a horizontal type that conveys the substrate in a horizontal position or a vertical type that conveys the substrate in a substantially upright position. When the substrate (base material) size is large, the vertical type is advantageous in that the installation area can be reduced. Further, the film formation on the
図11(A)に示す真空処理装置301は、ロード室311、第1の加熱室312、CVD室313、バッファ室314、第1のスパッタ室315、第2の加熱室316、第2のスパッタ室317及びアンロード室318を有している。真空処理装置301は図示せずとも、基材10を各処理室へ搬送するための搬送機構が設置されており、当該搬送機構は、ロード室311からアンロード室318へ向けて基材10を各処理室へ搬送する。隣接する処理室の間には図示せずともゲートバルブ等の弁機構が介在されており、基材の搬送時に必要なゲートが開放される。各処理室は、いずれも所定の真空度に維持されており、処理室311〜318間における基材10の移載が真空雰囲気中で行われるようになっている。
A
典型的には、ゲート電極11が形成された基材10(図1(F)参照)は、ロード室311に搬入される。ロード室311に搬入された基材10は、第1の加熱室312へ搬送される。第1の加熱室312において、基材10は加熱処理され、表面に付着あるいは吸着された水分等が除去される。基材10は、加熱後、CVD室313へ搬送され、CVD室313においてゲート絶縁膜14が成膜される(図2(A))。ゲート絶縁膜14の成膜後、基材10はバッファ室314を介して第1のスパッタ室314へ搬送され、第1のスパッタ室314においてIGZO膜15Fが成膜される。IGZO膜15Fの成膜後、基材10は第2の加熱室316へ搬送され、第2の加熱室316においてIGZO膜15Fに対して所定のトランジスタ特性を付与するための熱処理が行われる。基材10は、加熱後、第2のスパッタ室317へ搬送され、第2のスパッタ室317においてストッパ層形成膜16Fが成膜される(図2(B))。ストッパ層形成膜16Fの形成後、基材10はアンロード室318へ搬送され、真空処理装置301の外部へ搬出される。
Typically, the base material 10 (see FIG. 1F) on which the
バッファ室314は、CVD室313と第1のスパッタ室315との間の雰囲気絶縁を確保する目的で設置されている。すなわち、一般にCVD室はスパッタ室に比べて低真空下で処理されるとともに雰囲気ガスも異なる。このため、インライン式の真空処理装置においてCVD室とスパッタ室を隣接して配置した場合、CVD室内の雰囲気がスパッタ室内へ流出することで、スパッタ室内が汚染される。これを防ぐため、CVD室とスパッタ室の間にこれら処理室よりも高真空度に維持されたバッファ室を介在させることで、CVD室とスパッタ室の間における雰囲気のクロストークを防ぐようにしている。
The
図11(B)に示す真空処理装置302は、ストッパ層16が第1の絶縁膜16Aと第2の絶縁膜16Bの2層構造で構成される、上述した第2の実施の形態に係るトランジスタ素子101(図7)の作製に用いられる。すなわち、真空処理装置302は、第1の絶縁膜16Aを成膜するためのスパッタ室317Aと第2の絶縁膜16Bを成膜するためのスパッタ室317Bとを備えている。
In the
図11(C)に示す真空処理装置303は、ゲート絶縁膜14が第1のゲート絶縁膜14Aと第2のゲート絶縁膜14Bの2層構造で構成され、ストッパ層16が第1の絶縁膜16Aと第2の絶縁膜16Bの2層構造で構成される、上述した第3の実施の形態に係るトランジスタ素子102(図9)の作製に用いられる。すなわち、真空処理装置303は、第1のゲート絶縁膜14Aを成膜するためのスパッタ室313Aと、第2のゲート絶縁膜14Aを成膜するためのスパッタ質313Bと、第1の絶縁膜16Aを成膜するためのスパッタ室317Aと、第2の絶縁膜16Bを成膜するためのスパッタ室317Bとを備えている。
In the
本実施の形態においても、上述の第1、第2の実施の形態と同様に、IGZO膜15Fの成膜後、IGZO膜15Fを大気に曝すことなくストッパ層形成膜16Fを形成することが可能となる。これにより、IGZO膜15Fの表面への大気中の水分や不純物の付着に起因する膜質の劣化を防止することができる。また、IGZO膜15Fの成膜後、ストッパ層形成膜16Fを連続成膜することが可能となるので、ストッパ層形成膜16Fの成膜に必要な工程時間を短縮でき、生産性の向上を図ることができる。
Also in the present embodiment, the stopper
また、真空処理装置303によれば、ゲート絶縁膜14をスパッタリング法で成膜するようにしているので、CVDプロセスに必要とされる原料ガスの導入系や排気ガスの除害設備が不要となる。これにより、設備コストの低減とプロセスのクリーン化を図ることが可能となる。さらに、ゲート絶縁膜14をスパッタリング法で成膜するようにしているので、活性層を成膜するためのスパッタ室との間にバッファ室を設置する必要をなくすことができる。
Further, according to the
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。 The embodiment of the present invention has been described above. Of course, the present invention is not limited to this, and various modifications can be made based on the technical idea of the present invention.
例えば以上の実施の形態では、ボトムゲート型の電界効果型トランジスタの製造方法を例に挙げて説明したが、これに限らず、トップゲート型の電界効果型トランジスタの製造方法に本発明は適用可能である。 For example, in the above embodiment, the method for manufacturing a bottom gate type field effect transistor has been described as an example. However, the present invention is not limited to this, and the present invention can be applied to a method for manufacturing a top gate type field effect transistor. It is.
また、以上の第3、第4の実施の形態では、ゲート絶縁膜14を構成する第1のゲート絶縁膜14A及び第2のゲート絶縁膜14Bをそれぞれスパッタリング法で成膜する例について説明した。これに限られず、第1及び第2のゲート絶縁膜14A、14Bのうち少なくとも1層をCVD法で成膜するようにしてもよい。
In the third and fourth embodiments described above, the example in which the first
さらに、ゲート絶縁膜14はシリコン酸化膜又はシリコン窒化膜の単層膜で構成される例に限られず、例えば、ゲート絶縁膜をシリコン酸化膜とシリコン窒化膜の積層膜で構成することも可能である。
Furthermore, the
10…基材
11…ゲート電極
14…ゲート絶縁膜
14A…第1のゲート絶縁膜
14B…第2のゲート絶縁膜
15…活性層
15F…IGZO膜
16…ストッパ層
16A…第1の絶縁膜
16B…第2の絶縁膜
16F…ストッパ層形成膜
17(17S、17D)…ソース/ドレイン電極
100、101、102…トランジスタ素子(電界効果型トランジスタ)
201〜208、301〜303…真空処理装置DESCRIPTION OF
201-208, 301-303 ... Vacuum processing apparatus
Claims (19)
前記活性層の上に、前記活性層に対するエッチャントから前記活性層を保護するストッパ層をスパッタリング法によって形成し、
前記ストッパ層をマスクとして前記活性層をエッチングする
電界効果型トランジスタの製造方法。On the substrate, an active layer having an In—Ga—Zn—O-based composition is formed by a sputtering method,
A stopper layer that protects the active layer from an etchant for the active layer is formed on the active layer by a sputtering method.
A method of manufacturing a field effect transistor, wherein the active layer is etched using the stopper layer as a mask.
前記ストッパ層を形成する工程は、前記活性層を形成した後、前記活性層の成膜チャンバ内で前記ストッパ層を連続的に成膜する
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect type transistor according to claim 1,
The step of forming the stopper layer is a method of manufacturing a field effect transistor, wherein after forming the active layer, the stopper layer is continuously formed in a film forming chamber for the active layer.
前記ストッパ層を形成する工程は、
前記活性層の上に、シリコン酸化膜又はシリコン窒化膜からなる第1の絶縁膜をスパッタリング法によって形成する工程と、
前記第1の絶縁膜の上に、金属酸化膜からなる第2の絶縁膜をスパッタリング法によって形成する工程とを含む
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect type transistor according to claim 1,
The step of forming the stopper layer includes
Forming a first insulating film made of a silicon oxide film or a silicon nitride film on the active layer by a sputtering method;
Forming a second insulating film made of a metal oxide film on the first insulating film by a sputtering method.
前記ストッパ層を形成する工程は、
前記活性層の上に、金属酸化膜からなる第1の絶縁膜をスパッタリング法によって形成する工程と、
前記第1の絶縁膜の上に、シリコン酸化膜又はシリコン窒化膜からなる第2の絶縁膜をスパッタリング法によって形成する工程とを含む
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect type transistor according to claim 1,
The step of forming the stopper layer includes
Forming a first insulating film made of a metal oxide film on the active layer by a sputtering method;
Forming a second insulating film made of a silicon oxide film or a silicon nitride film on the first insulating film by a sputtering method.
前記ストッパ層を形成する工程は、同一チャンバ内で前記第1の絶縁膜と前記第2の絶縁膜とを連続的に成膜する
電界効果型トランジスタの製造方法。A method for manufacturing a field effect transistor according to claim 3 or 4,
The step of forming the stopper layer is a method of manufacturing a field effect transistor, wherein the first insulating film and the second insulating film are continuously formed in the same chamber.
前記ストッパ層を形成する工程は、前記活性層を形成した後、前記活性層の成膜チャンバ内で前記ストッパ層を連続的に成膜する
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect type transistor according to claim 5,
The step of forming the stopper layer is a method of manufacturing a field effect transistor, wherein after forming the active layer, the stopper layer is continuously formed in a film forming chamber for the active layer.
前記基材はゲート電極を含み、
前記活性層を形成する前に、前記ゲート電極を被覆するゲート絶縁膜をさらに形成する
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect type transistor according to claim 1,
The substrate includes a gate electrode;
A method of manufacturing a field effect transistor, further comprising forming a gate insulating film covering the gate electrode before forming the active layer.
前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜をスパッタリング法によって形成する
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect transistor according to claim 7,
The step of forming the gate insulating film includes forming the gate insulating film by a sputtering method.
前記ゲート絶縁膜を形成する工程は、
前記ゲート電極の上に、金属酸化膜からなる第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜の上に、シリコン酸化膜又はシリコン窒化膜からなる第2のゲート絶縁膜を形成する工程とを含む
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect transistor according to claim 7,
The step of forming the gate insulating film includes:
Forming a first gate insulating film made of a metal oxide film on the gate electrode;
Forming a second gate insulating film made of a silicon oxide film or a silicon nitride film on the first gate insulating film.
前記ゲート絶縁膜を形成する工程は、
前記ゲート電極の上に、シリコン酸化膜又はシリコン窒化膜からなる第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜の上に、金属酸化膜からなる第2のゲート絶縁膜を形成する工程とを含む
電界効果型トランジスタの製造方法。It is a manufacturing method of the field effect transistor according to claim 7,
The step of forming the gate insulating film includes:
Forming a first gate insulating film made of a silicon oxide film or a silicon nitride film on the gate electrode;
Forming a second gate insulating film made of a metal oxide film on the first gate insulating film.
前記活性層を被覆する保護膜を形成し、
前記活性層にコンタクトするソース電極及びドレイン電極を形成する
電界効果型トランジスタの製造方法。The method of manufacturing a field effect transistor according to claim 1, further comprising:
Forming a protective film covering the active layer;
A method of manufacturing a field effect transistor, wherein a source electrode and a drain electrode are formed in contact with the active layer.
前記基材の上にIn−Ga−Zn−O系組成を有する前記活性層を成膜するための第1のスパッタリングカソードを含む第1の成膜室と、
前記基材の上に前記ストッパ層を成膜するための第2のスパッタリングカソードを含む第2の成膜室と
を具備する電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus for forming an active layer and a stopper layer for protecting the active layer from an etchant for the active layer on a substrate,
A first deposition chamber including a first sputtering cathode for depositing the active layer having an In—Ga—Zn—O-based composition on the substrate;
And a second film forming chamber including a second sputtering cathode for forming the stopper layer on the base material.
前記第1の成膜室及び前記第2の成膜室は、共通の成膜室からなる
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
The first film formation chamber and the second film formation chamber comprise a common film formation chamber.
前記第2のスパッタリングカソードは、
シリコン酸化物又はシリコン窒化物からなる第1のターゲット材料と、
金属酸化物からなる第2のターゲット材料とを有する
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
The second sputtering cathode comprises:
A first target material comprising silicon oxide or silicon nitride;
A field-effect transistor manufacturing apparatus having a second target material made of a metal oxide.
前記基材の上にゲート絶縁膜を成膜するための第3の成膜室をさらに具備する
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
An apparatus for manufacturing a field effect transistor, further comprising a third film formation chamber for forming a gate insulating film on the substrate.
前記基材の上にゲート絶縁膜を成膜するための第3のスパッタリングカソードを含む第3の成膜室をさらに具備する
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
An apparatus for manufacturing a field effect transistor, further comprising a third film formation chamber including a third sputtering cathode for forming a gate insulating film on the substrate.
前記第3のスパッタリングカソードは、
金属酸化物からなる第3のターゲット材料と、
シリコン酸化物又はシリコン窒化物からなる第4のターゲット材料とを有する
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 16,
The third sputtering cathode is
A third target material made of a metal oxide;
A field-effect transistor manufacturing apparatus having a fourth target material made of silicon oxide or silicon nitride.
前記第1の成膜室及び前記第2の成膜室に対して前記基材を授受する搬送ロボットを有する真空排気可能な搬送室をさらに具備し、
前記前記第1の成膜室及び前記第2の成膜室は、前記搬送室の周囲に設置されている
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
Further comprising a transfer chamber capable of being evacuated and having a transfer robot for transferring the substrate to and from the first film formation chamber and the second film formation chamber;
The first film formation chamber and the second film formation chamber are installed around the transfer chamber. A field effect transistor manufacturing apparatus.
前記第1の成膜室から前記第2の成膜室へ前記基材を搬送する搬送機構をさらに具備し、
前記第1の成膜室及び前記第2の成膜室は互いに隣接して設置されている
電界効果型トランジスタの製造装置。A field-effect transistor manufacturing apparatus according to claim 12,
A transport mechanism for transporting the base material from the first film formation chamber to the second film formation chamber;
The apparatus for manufacturing a field effect transistor, wherein the first film formation chamber and the second film formation chamber are disposed adjacent to each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010526734A JP5417332B2 (en) | 2008-08-29 | 2009-08-26 | Method for manufacturing field effect transistor |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008222233 | 2008-08-29 | ||
JP2008222233 | 2008-08-29 | ||
PCT/JP2009/064842 WO2010024279A1 (en) | 2008-08-29 | 2009-08-26 | Method and device for manufacturing field-effect transistor |
JP2010526734A JP5417332B2 (en) | 2008-08-29 | 2009-08-26 | Method for manufacturing field effect transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010024279A1 true JPWO2010024279A1 (en) | 2012-01-26 |
JP5417332B2 JP5417332B2 (en) | 2014-02-12 |
Family
ID=41721446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010526734A Active JP5417332B2 (en) | 2008-08-29 | 2009-08-26 | Method for manufacturing field effect transistor |
Country Status (5)
Country | Link |
---|---|
JP (1) | JP5417332B2 (en) |
KR (2) | KR101273143B1 (en) |
CN (1) | CN102165570A (en) |
TW (1) | TWI514478B (en) |
WO (1) | WO2010024279A1 (en) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102725851B (en) * | 2010-02-05 | 2016-01-20 | 株式会社半导体能源研究所 | The method of semiconductor device and manufacture semiconductor device |
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WO2011135987A1 (en) | 2010-04-28 | 2011-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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KR101293130B1 (en) | 2010-05-28 | 2013-08-12 | 엘지디스플레이 주식회사 | Array substrate and method of fabricating the same |
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JP5766467B2 (en) | 2011-03-02 | 2015-08-19 | 株式会社東芝 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE |
KR20130087354A (en) | 2012-01-27 | 2013-08-06 | 주식회사 유피케미칼 | Indium-containing oxide film and producing method thereof |
CN102646717B (en) * | 2012-02-29 | 2015-01-21 | 京东方科技集团股份有限公司 | Array substrate, manufacturing method thereof and display device |
TWI600157B (en) | 2012-11-16 | 2017-09-21 | 半導體能源研究所股份有限公司 | Semiconductor device |
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-
2009
- 2009-08-26 KR KR1020137005674A patent/KR101273143B1/en active IP Right Grant
- 2009-08-26 KR KR1020117003057A patent/KR20110028393A/en active Application Filing
- 2009-08-26 WO PCT/JP2009/064842 patent/WO2010024279A1/en active Application Filing
- 2009-08-26 CN CN2009801379296A patent/CN102165570A/en active Pending
- 2009-08-26 JP JP2010526734A patent/JP5417332B2/en active Active
- 2009-08-28 TW TW098128962A patent/TWI514478B/en active
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Also Published As
Publication number | Publication date |
---|---|
KR20110028393A (en) | 2011-03-17 |
JP5417332B2 (en) | 2014-02-12 |
KR20130029454A (en) | 2013-03-22 |
TW201017774A (en) | 2010-05-01 |
WO2010024279A1 (en) | 2010-03-04 |
TWI514478B (en) | 2015-12-21 |
KR101273143B1 (en) | 2013-06-17 |
CN102165570A (en) | 2011-08-24 |
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KR20190012974A (en) | Oxide Semiconductor Thin Film Transistor and Fabricating Method Thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
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