JPWO2003094235A1 - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device Download PDF

Info

Publication number
JPWO2003094235A1
JPWO2003094235A1 JP2004502355A JP2004502355A JPWO2003094235A1 JP WO2003094235 A1 JPWO2003094235 A1 JP WO2003094235A1 JP 2004502355 A JP2004502355 A JP 2004502355A JP 2004502355 A JP2004502355 A JP 2004502355A JP WO2003094235 A1 JPWO2003094235 A1 JP WO2003094235A1
Authority
JP
Japan
Prior art keywords
circuit
substrate bias
voltage
bias voltage
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004502355A
Other languages
Japanese (ja)
Inventor
敏夫 佐々木
敏夫 佐々木
義生 高沢
義生 高沢
利夫 山田
利夫 山田
慎哉 藍澤
慎哉 藍澤
島田　茂
茂 島田
松井　俊一
俊一 松井
明久 内田
明久 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Hitachi Solutions Technology Ltd
Original Assignee
Renesas Technology Corp
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi ULSI Systems Co Ltd filed Critical Renesas Technology Corp
Publication of JPWO2003094235A1 publication Critical patent/JPWO2003094235A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路が所望の回路動作を行うアクティブモードと、かかる回路動作を停止させるスタンバイモードとを有し、上記スタンバイモードのときに上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう基板バイアス回路により基板バイアス電圧を形成して上記ＭＯＳ回路に供給する。A MOS circuit having a channel leakage current that decreases in inverse proportion to an increase in the substrate bias voltage and a junction leakage current that increases in proportion to each other has an active mode in which a desired circuit operation is performed, and a standby mode in which the circuit operation is stopped. In the standby mode, a substrate bias voltage is formed by the substrate bias circuit so as to be a region where the entire leakage current value composed of the channel leakage current and the junction leakage current is minimized, and is supplied to the MOS circuit.

Description

技術分野
本発明は半導体集積回路装置に関し、例えばＭＯＳ集積回路でのスタンバイモードでの低消費電力技術に利用して有効な技術に関するものである。
背景技術
ＭＯＳ集積回路のような集積回路においては、電源電圧が印加された状態で動作停止状態とされる、いわゆるスタンバイモードが必要に応じて設定される。集積回路が読み出し書き込みメモリを含むような場合、スタンバイモードは、メモリデータを保持し続けさせる状態を含むときもある。スタンバイモードでは、集積回路に流れる電源電流が小さいことが望まれる。
スタイバイモードでのリーク電流を減少させる技術の例として、特開平１０−２４２８３９号公報がある。この公報では、高閾値のＭＯＳＦＥＴから構成した高閾値ＭＯＳ回路と低閾値のＭＯＳＦＥＴから構成した低閾値ＭＯＳ回路を有し、スタンバイ時に低閾値ＭＯＳ回路の基板バイアス制御、つまりは基板バイアス電圧を深くすることによりＭＯＳＦＥＴのリーク電流を減少させることが開示されている。
本願発明者等においては、ＬＳＩ（大規模集積回路）の評価において、ＭＯＳＦＥＴのオフ状態又はゲートオフ（スタンバイ）での電流特性を評価した結果、リーク電流を減少させるために上記公報に記載されているように、基板バイアス電圧を深くしても近年のようにより微細化されたＭＯＳＦＥＴではリーク電流が減少せず、目標とする電流範囲に納まらないことのあることを見い出した。
この原因を検討した結果、オフ状態であるべきＭＯＳＦＥＴに流れる電流、すなわちリーク電流は、そのドレイン・ソース間に流れるチャネルリーク電流と、ドレイン接合のような接合に流れる接合電流とからなるととらえることができること、及びチャネルリーク低減を目的として前記のように基板バイアスを深く印加すると、接合リーク電流が増加して上記チャネルリークの減少分を上回るようになる場合のあることを見い出した。特に、素子の微細化に伴い、そのソース，ドレインを成す半導体層が著しく薄い厚さとされるようになってきたＭＯＳＦＥＴにおいて、ソース，ドレイン半導体層に対する良好なコンタクト（低抵抗）を可能とするように、かかるソース，ドレイン半導体層の表面に金属シリサイド層を設けるような場合、上記接合リークが増大する傾向にあることも見い出した。
また、第１５図に示すように、基板バイアス電圧の印加をオフとした時においても、低閾値を持つようにしたＭＯＳＦＥＴ（以下、低Ｖｔｈ領域ＭＯＳと称する）のチャネルリーク電流Ｉ１に対し、高閾値を持つようにしたＭＯＳＦＥＴ（以下、高Ｖｔｈ領域ＭＯＳと称する）のチャネルリーク電流Ｉ２が大幅に小さいこと、及び第１６図に示すように、基板バイアス電圧の印加をオンとしたときには、接合リークの増大と、基板バイアス電圧を形成するために基板バイアス発生回路で消費する電流成分増加が加わることとなって、目標とするスタンバイ電流の低減が難しなることを見い出した。
この発明の目的は、上記のような問題を解決し、スタンバイ時の消費電流（リーク電流）を低減した半導体集積回路装置を提供することである。この発明の他の目的は、素子微細化や製造バラツキに対応してスタンバイ時の消費電流を低減した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路が所望の回路動作を行うアクティブモードと、かかる回路動作を停止させるスタンバイモードとを有し、上記スタンバイモードのときに上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう基板バイアス回路により基板バイアス電圧を形成して上記ＭＯＳ回路に供給する。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明を説明するための基板バイアス電圧ＶＢＢとスタンバイ電流Ｉｓｂの関係を説明するための特性図が示されている。
一般に知られているように、ＭＯＳＦＥＴに基板バイアスをかけしきい値電圧Ｖｔｈをプラスにシフト（高Ｖｔｈ化）させるとチャネルリーク（サブスレツシュホールド電流）▲１▼は低減する。第１図は、その低減が１〜２桁以上に及ぶことを示している。これに対し、微細化したＭＯＳＦＥＴでは基板バイアスを深く印加するに従って、接合リークが増加する傾向を示す。この接合リークは従来から知られているドレイン・ソースのｐｎ接合リーク▲２▼とともに、、微細化に伴うソース、ドレインのコンタクト部での抵抗を減少させるような目的で、ソース，ドレイン半導体層の表面に金属シリサイド膜を設けた場合、かかる膜部分から基板に流れるリーク電流▲３▼もある。チャネルリークが支配的と見做されてきた経験則的予想とは裏腹に、近年のより微細化されたＭＯＳＦＥＴにおいて観測される接合リークは、無視し得ないほど大きくなってくることが判明した。
また、図示しないが、複数のコア（回路機能ブロック）を持つＬＳＩでは、コア系回路（内部回路）の電源に降圧した内部電圧Ｖｄｄを設定し、入出力インタフェース回路の高電圧系には外部端子から供給される電源電圧ＶＣＣを設定し、基板バイアス電圧は後者の高電圧系電源電圧ＶＣＣによって動作される基板バイアス発生回路から発生させることもある。そのような場合、この高電圧ＶＣＣに流れる電流としては、基板バイアス発生回路に流れる量も加味しなければならない。この電流成分は基板バイアスを高くするのに比例して増加する。結果として、接合リーク▲２▼＋▲３▼及び上記と基板発生回路で消費した電力（＝電圧×電流積）量は、基板バイアス効果により低減した電力、つまりは▲１▼の減少分より多いこととなる。
上記のようにＬＳＩのスタンバイ電流は基板バイアスＶＢＢを横軸にするとチャネルリーク▲１▼はバイアス電圧ＶＢＢの増加に比例して減少し、接合リーク▲２▼＋▲３▼は反比例する。上記両者のリーク電流▲１▼と▲２▼＋▲３▼は、基板バイアス電圧ＶＢＢに対してスタンバイ電流が最小となる交差ポイントＡ点，Ｂ点があるので、スタンバイ時はそのポイントで基板バイアスを印加動作させる。
また、前記のように入出力インターフェイス回路等の高電圧系を構成する相対的に高いしきい値電圧を持つＭＯＳＦＥＴと、前記コア系回路（内部回路）を構成する相対的に低いしきい値電圧とを持つ２種類のＭＯＳＦＥＴによりＭＯＳ回路が構成される場合、しきい値電圧Ｖｔｈが低いＭＯＳデバイス（低Ｖｔｈ）では基板バイアスを印加しないオフ状態ではチャネルリークが大きいので、基板バイアスをオンしてチャネルリークを低減する。その際、基板バイアスオンで接合電圧が大となり、結果として接合リークの増加と基板バイアス発生回路で消費する電流は増加するが、スタンバイ電流は基板バイアスを印加しない時より、約１桁以上低減する。
高ＶｔｈのＭＯＳデバイスは基板バイアスを印加しないオフ状態のチャネルリークが小さいので、低ＶｔｈのＭＯＳＦＥＴと同じ基板バイアス電圧を供給したのでは、Ａ点のように接合リークと基板バイアス発生回路で消費する電流の和が、チャネルリークの低減を図る分より多くなる。そこで、上記低ＶｔｈのＭＯＳＦＥＴに向けた基板バイアス電圧発生回路とは別に、高ＶｔｈのＭＯＳＦＥＴに向けた基板バイアス電圧発生回路を設けて、基板バイアス電圧値をＢ点のように浅くして、かかる高ＶｔｈのＭＯＳＦＥＴのチャネルリークを減らし、かつ接合電圧が低くなることで基板バイアス発生回路と接合リーク成分も少ないレベルとなるように最適バイアスを印加する。
上記のように高Ｖｔｈと低ＶｔｈのようなマルチＶｔｈ仕様もしくはシングルＶｔｈ仕様のＬＳＩにおいて、スタンバイモードのときに、高ＶｔｈのＬＳＩはＰチャネルＭＯＳＦＥＴが形成されるｎ型ウェル基板に電源電圧Ｖｄｄ近傍値、ＮチャネルＭＯＳＦＥＴが形成されるｐ型ウェル基板に接地電圧Ｖｓｓ近傍値を印加する。また、低ＶｔｈのＬＳＩはＰチャネルＭＯＳＦＥＴが形成されるｎ型ウェル基板にＶｄｄより高い電圧を、またＮチャネルＭＯＳＦＥＴが形成されるｐ型ウェル基板にＶｓｓより低い負電圧を印加する。
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
第２図には、この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例の概略素子構造断面図が示されている。同図には、素子の構造と、リーク電流が発生する箇所も合わせて示されている。ＮチャネルＭＯＳＦＥＴは、ｐ型ウェルに形成されたｎ＋型拡散層からなるソース，ドレイン領域と、上記ソース，ドレイン領域を跨ぐようにゲート絶縁膜を介してゲート電極が形成される。上記ｐ型ウェルには、ｐ＋型拡散層からなるコンタクト部を介して基板バイアス電圧（−Ｖｂｂ）が居される。
特に制限されないが、素子の微細化によるソース，ドレイン、ウェル及びゲートの各電極とのコンタクトを良好にするために、上記各拡散層の表面及びポリシリコンゲート電極上には金属シリサイド膜が設けられる。
このような構造のＭＯＳＦＥＴにおいて、上記スタンバイ（リーク）電流はチャネルリーク（サブスレッシュホールド）▲１▼、接合リーク（ｐｎ接合リーク▲２▼＋金属シリサイド膜リーク▲３▼）からなる。
第３図には、この発明に用いられるＭＯＳＦＥＴにおける金属シリサイド膜リークを説明するための模式図が示されている。第３図において、分離層ＳＧＩ／拡散層Ｌ境界、つまり、○で示したようにゲート電極とソース，ドレイン拡散層が接する部分のうち、拡散層Ｌの両端部では金属シリサイド膜が中央部より深くまで達してしまうことが観測された。この結果、かかる金属シリサイド膜がｐｎ接合を比較的高抵抗で抵抗短絡してしまうこととなり、かかる部分での発生する電流が上記金属シリサイド膜リート▲３▼を発生させてしまい、基板との間リーク電流とみなされる。以下では金属シリサイド膜リークも接合リークとして扱うこととする。
低ＶｔｈのＭＯＳＦＥＴのスタンバイ電流は基板バイアスオフ状態でチャネルリークが支配的であり、基板バイアスオン状態では基板バイアスが増加することでＶｔｈが高くなり、チャネルリークは減少する。しかし基板バイアスを高くすることで接合リークも増大する。結果、基板バイアスが所定値（第１図Ａ点）以上に深く印加されると基板バイアスオンと基板バイアスオフ時の電流関係は逆転する様になる。従つて、スタンバイモードでは、チャネルリークと接合リークの和が最小である所定値（同図Ａ点）近傍に設定する。
前記第１図に示したように、高Ｖｔｈ−ＭＯＳＦＥＴのスタンバイ電流はチャネルリーク▲１▼は相当低く、基板バイアスが印加され高くなると、接合リーク▲２▼＋▲３▼が増加し支配的となる。従つて、チャネルリーク▲１▼と接合リーク▲２▼＋▲３▼の和が最小である、前記Ａ点とは異なる所定値（同図Ｂ点）近傍に設定する。
なお、接合リーク（ｐｎ接合リーク▲２▼＋金属シリサイド膜リーク▲３▼）の増加の傾き、初期値などはプロセスにより異なり、それぞれがプロセスの成熟とともに異なることは言うまでもないので、第１図のＡ点、Ｂ点にはスタンバイ電流が最小に近づく最適なバイアス印加を与える。
第４図には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。同図には、そのうちの一部を拡大した素子パターンも合わせて示されている。第５図には、上記拡大した素子パターンに対応した概略素子構造断面図が示されている。
例えば、通信機器等携帯用途ではＣＭＯＳデバイスは、高速かつ低消費電力化を求められている。ＣＰＵ等でも高速に動作するクリテイカルパス部と比較的ゆっくり動作するデータ設定部もしくは入出力インターフェースＩＯ部等に分けられる。これに応じて、この実施例の半導体集積回路装置（ＬＳＩ）では、上記のような高速回路に向けて低ＶｔｈのＭＯＳＦＥＴを用いて構成し、その他の回路、つまり入出力インターフェイスや低速回路に向けて高ＶｔｈのＭＯＳＦＥＴを用いて構成される。
同図において、低Ｖｔｈ領域は、低Ｖｔｈが形成される回路領域であり、高Ｖｔｈ領域は、高Ｖｔｈが形成される回路領域である。
上記半導体集積回路装置がＣＭＯＳ回路で構成される場合、つまり、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとで回路が構成される場合、低Ｖｔｈ領域は、低ＶｔｈのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成され、高Ｖｔｈ領域は、高ＶｔｈのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで構成される。この実施例のＬＳＩは、上記のように高Ｖｔｈと低ＶｔｈのようにＶｔｈを２種以上備えたマルチＶｔｈ仕様とされる。
この実施例では、低Ｖｔｈ領域と高Ｖｔｈ領域のそれぞれに形成されるＣＭＯＳ回路の例として、ＣＭＯＳインバータ回路の素子パターンが代表として拡大部分として示され、第５図にはその素子構造断面図が示されている。
上記第４図の上記拡大部分及び第５図において、低Ｖｔｈ領域と高Ｖｔｈ領域のそれぞれにおいて、上記インバータ回路を構成するＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）はｎウェルに形成され、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）はｐウェルに形成される。
この実施例では、スタンバイモードでのリーク電流を低減させるために、低Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）が形成されるｎウェルには、基板バイアス電圧ＶＢＰ１が供給され、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が形成されるｐウェルには、基板バイアス電圧ＶＢＮ１が供給される。基板バイアス回路ＶＢＰ１−Ｇと、ＶＢＮ１−Ｇは、半導体集積回路装置ＬＳＩがスタンバイモードにされたときに動作状態となり、上記基板バイアス電圧ＶＢＰ１とＶＢＮ１を発生させる。
特に制限されないが、基板バイアス電圧ＶＢＰ１とＶＢＮ１のそれぞれは、発振回路とチャージポンプ回路及びレベル判定回路からなり、上記電圧ＶＢＰ１とＶＢＮ１とが、前記Ａ点に対応した電圧となるように動作する。
この実施例では、高Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴでのリーク電流が、基板バイアス電圧を零、つまりはウェルとソースとを同電位としても小さく、前記のようなＢ点のような浅いバイアス電圧を供給した場合での減少量が、低Ｖｔｈ領域における上記バイアス電圧ＶＢＰ１，ＶＢＮ１を印加した場合の減少量に比べて、極く小さいことから、ＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）が形成されるｎウェルは、そのソースと短絡されて動作電圧Ｖｄｄが固定的に与えられ、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）が形成されるｐウェルは、そのソースと短絡されて接地電位Ｖｓｓが固定的に与えられる。このような構成とした場合、前記第１６図の特性図を持つＬＳＩにおいては、低Ｖｔｈ領域総消費電力を最小点に設定しつつ、高Ｖｔｈ領域総消費電力も最小点に設定することが可能となる。
上記のようなマルチＶｔｈ仕様のＬＳＩにおいて、高Ｖｔｈ領域のＰチャネルＭＯＳＦＥＴのｎ型ウェル基板の電圧をＶｄｄ近傍として、ＮチャネルＭＯＳＦＥＴのｐ型ウェル基板の電圧をＶｓｓ近傍に設定する。同図ではｎ型ウェル＝Ｖｄｄ、ｐ型ウェル＝０Ｖとして固定値を与えている。
この理由は、上記にも述べたように、高ＶｔｈのＭＯＳＦＥＴはスタンバイ時のチャネルリーク▲１▼が小さいので、接合リーク▲２▼，▲３▼のリークと基板バイアス発生回路で消費する電流成分の総和を考慮し、基板バイアスを印加しないこととする。この結果、スタンバイ電流は接合リークの低減分もしくは基板バイアス発生回路を停止した分低減できる。
これに対して、低Ｖｔｈ領域では、ＰチャネルＭＯＳＦＥＴのｎ型ウェル基板電圧をＶｄｄより高く、ＮチャネルＭＯＳＦＥＴのｐ型ウェル基板電圧をＶｓｓより低く、リーク電流が最小となるそれぞれの最適な基板バイアスを印加する。同図ではｎ型ウェル＞Ｖｄｄ、ｎ型ウェル＜Ｖｓｓ（＝０Ｖ）として基板バイアスオン時に供給する。
この理由は、上記にも述べたように低ＶｔｈのＭＯＳＦＥＴは、スタンバイ時のチャネルリークが大きいので、基板バイアス効果によるチャネルリークの低減量は、接合リークの増加量と、基板バイアス発生回路で消費される電流の総和を考慮した分より多いためである。その際、基板バイアスは接合電圧に比例して増加する接合リークを考慮して、トータルスタンバイ電流（▲１▼＋▲２▼＋▲３▼）の最小点（Ａ点）近傍に設定する。以上により、マルチＶｔｈのＬＳＩのトータルスタンバイ電流の低減を図る。
この発明は、Ｖｔｈが一種類に形成されるシングルＶｔｈ仕様のＬＳＩにも適用することができる。つまり、ＭＯＳＦＥＴは、その製造ばらつきが比較的大きく、製造された結果の相対的に大きなしきい値電圧Ｖｔｈを持つ場合、相対的に小さなしきい値電圧とを持つ場合に分けることができる。このように製造ばらつきによる上記特性を踏まえウェハ製造時のＶｔｈ出来高で何れかに判定する。
例えば、低ＶｔｈとなったＬＳＩは基板バイアス回路を活性化、最適バイアス値を印加する。また高ＶｔｈとなったＬＳＩは基板バイアス回路の活性を停止させるか、基板バイアスを浅く印加する。
第６図には、この発明を説明するためのＭＯＳＦＥＴのしきい値電圧とスタンバイ電流との関係を説明する特性図が示されている。上記スタンバイ電流としきい値電圧との関係は、周囲温度が高温ＲＴＨ及び室温ＲＴＬにおいても傾向は同様である。
例えば高温ＲＴＨ（＝８５℃）のスタンバイ電流は、室温ＲＴＬ（＝２５℃と比較して、基板バイアスオフ時は約１桁、また基板バイアスオンで２倍程度大きくなる。そこで、このスタンバイ電流を、温度によって下記のように制御する。
同図ではスタンバイ電流に低減効果がある基板バイアスオフと基板バイアスオンのモード切り換えポイントは、高温ＲＴＨの場合、基板バイアスオンがＡ領域、基板バイアスオフがＢ領域である。そして室温ＲＴＬの場合、基板バイアスオンがＣ領域、基板バイアスオフがＤ領域となる。
例えば第６図のＬＳＩの例では、電流ワーストが高温ＲＴＨ側なので、モードの切り換えポイントをＶｔｈ＝０．１５Ｖに設定する。また温度をモニタして切り替えポイントを可変する場合は、上記高温ＲＴＨに加えて例えば室温ＲＴＬのポイントをＶｔｈ＝０．１Ｖに設定する。
以上、基板バイアスの設定が可能なＬＳＩにおいては、スタンバイ電流を基板バイアスの印加有り／無しに制御すること、基板バイアスの深さを適切に制御することで最小にできる。さらに、上記温度をモニタし基板バイアスオフと基板バイアスオンを切り換えることによって、スタンバイ電流はさらに最適化できる。
高温領域において、現設定が基板バイアスオフの時、基板バイアスオンへ移行する。この結果、基板バイアス印加で基板バイアスオン電流は基板バイアスオフ電流より小となり、最小なスタンバイ電流状態となる。
室温領域において、現設定が基板バイアスオフであっても基板バイアスオフを維持する。この結果、基板バイアスは印加無しであるため基板バイアスオフ電流は基板バイアスオン電流より小となり、最小なスタンバイ電流状態となる。
シングルＶｔｈ仕様のＬＳＩにおいて、ＭＯＳ等デバイス状況を検査するＷ（ウェハ）検結果に基づき、基板バイアスを印加するＬＳＩと印加しないＬＳＩを判断する。この結果は、フラッシュメモリ、電気的書き込み可能なＥＰＲＯＭもしくはレーザヒューズ等を使い、下記のように書き込み設定する。
例えば、設定値を以下とする。高ＶｔｈとなったＬＳＩでは、プログラム素子として用いる例えばフラッシュメモリの書き込み情報“１”→スタンバイ時に基板バイアス電圧をオフとする。低ＶｔｈとなったＬＳＩでは、上記同様なプログラム素子の書き込み情報“０”→スタンバイ時に基板バイアス電圧をオンとする。
基板バイアス発生回路は、上記プログラム素子に記憶された情報に基づき、高Ｖｔｈ時はｎ型ウェル基板をＶｄｄ、ｐ型ウェル基板をＶｓｓに固定する出力電圧を形成する。低Ｖｔｈ時はｎ型ウェル基板にＶｄｄより高い電圧、ｐ型ウェル基板にＶｓｓより低い電圧を印加するように切り替えられる回路構成とする。マルチＶｔｈ仕様のＬＳＩの場合は、同様な方法によって高Ｖｔｈ、低ＶｔｈはのＭＯＳ領域に対して、それぞれの基板バイアス電圧を設定すれば良い。
基板バイアスＶＢＢのオン／オフ制御はスタンドバイ電流が低レベルとなるよう、所定の固定値としてデジタル制御的に供給しても良く、また実力のＶｔｈ値のモニタや、温度モニタを元に基板バイアスの深さを可変制御しても良い。高Ｖｔｈでは基板バイアス発生回路の機能を停止させ、基板バイアスで消費する電流のカットする。シングルＶｔｈもしくはマルチＶｔｈ仕様のＬＳＩのスタンバイ電流低減に役立つ。上記において、基板バイアスの深さレベルを制御することでプロセス出来高によるスタンバイ電流値のばらつきを抑制できる。ウェハのプロセス出来高（例えばＶｔｈ）に基づき、ＬＳＩの基板バイアス電圧の印加機能の採用可否（活性有無）を設定実施する結果、スタンバイ電流を低減できる。
第７図には、基板バイアスを設定するためのデータ書き込み方法の一実施例のフローチャート図が示されている。この実施例では、ＭＯＳ等デバイスのＷ（ウェハ）検測定結果（Ｖｔｈ値）に基づき、基板バイアスＶＢＢ印加の有り無し、及びＶＢＢの深さのハイ側レベルもしくはロウ側レベル等を設定する例が示されていてる。
この実施例は、Ｗ（ウェハ）検もしくはＰ（プローブ）検フローの一部である。Ｗ検もしくはＰ検等でＶｔｈ値を判定して、例えばステップ（１）において、▲１▼Ｖｔｈ判定（１ビット）は、基板バイアスオン、ＦＬＡＧ＝１、基板バイアスオフ：ＦＬＡＧ＝０とする。▲２▼出力トリミングは、基板バイアス電圧ＶＢＢの深さレベル（ＶＢＰ１，ＶＢＮ１）のそれぞれに対応して、３ビット×２のデータにより抵抗値等のトリミングで設定する。
上記各ビットに対応したデータのプログラム素子は検査工程の中で実施ができるデバイスが望ましい。例えばフラッシュメモリではその良否を確認後、基板バイアス印加有もしくは無のデータ及びトリミングデータをそれぞれプログラムする。上記プログラム素子として、汎用品の３層ポリシリコン構成のものと違い、ロジックＬＳＩのプロセスに整合することを目的に通常のゲートである１層ポリシリコンのみを使用した単層ゲート構造のものを用い、２つのメモリセルを用いて並列接続して１ビットを記憶させ、いずれかに記憶不良があっても他方からの記憶情報を有効とするようにして信頼性を向上させる。
ステップ（２）では、プログラム素子のテストを実施してパスしたものを用いて、ステップ（３）により上記２セルに同じか書き込みデータを書き込む。ステップ（４）では、その書き込みデータの信頼性をさらに維持するためＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔ Ｃｏｄｅ）機能を施した構造を持って使用する。つまり、書き込みデータの中に誤り検出と訂正を行うパリティビットを生成して、それを上記書き込みデータと対応させて書き込むようにするものである。
ステップ（５）では、ＥＣＣ機能のセット工程を経て、データを確認、スタンバイ電流を測定して仕様以内にあることを確認する。
例えば、このプログラム方法は前記第６図による設定では、データの書込みを下記のようにする。

Figure 2003094235
Ｖｔｈの測定値は例えばデータを２〜複数に分割して、バイナリ情報で書込む。前記第６図のようにＶｔｈ＝０．００Ｖ−０．２５Ｖの判定値を２分割した場合、
Figure 2003094235
基板バイアス出力値の印加レベルは、出力基準電圧を抵抗の分割等でトリミングする公知の技術で設定される。例えば、ＶＢＮ＝−１．５Ｖとすると０．２Ｖステップでは８値３ビット以上で表現し、またＶＢＰ＝３．０ＶとするとＶｄｄ＝１．５Ｖ以上のバイアスであるから同様に８値３ビットで表現できる。
第６図に基づき、スタンバイ電流低減に効果があるＶｔｈ範囲の領域例を次に示す。
Figure 2003094235
上記から、Ｖｔｈの実測値に基づき、また温度のモニタ結果で基板バイアス回路の動作を制御することで、常に低レベルなスタンバイ電流を確保できる。上記ではスタンバイ電流の傾向は室温ＲＴＬで定義しているが、さらに低い温度でも同様な傾向となることから温度を低温から高温の広範囲で制御する際は、この延長線上で考慮する。温度ワーストを定義するとＲＴＨ（例えば８５℃）で、スタンバイ電流を規定する場合は、例えばＶｔｈ実測値＝０．１５Ｖを基板バイアスオン／オフ切り換えポイントとする。以上の設定によって、基板バイアス回路の発振回路ＯＳＣの活性オン／オフもしくは起動のオン／オフを設定し、かつ最適な基板バイアス値を設定できる。
基板バイアス回路の起動と活性をフラツシュメモリ、ＥＰＲＯＭ等の電気的書き込み可能なプログラム素子で施することを説明したが、従来から既知の技術として存在するボンディング・オプション方式、レーザヒューズ等によって設定可能である。
本データのプログラムは、救済データ他（製品管理データ等他、製品ランク分類、チップ特性情報等々）と一緒に書き込むことが効率良い方法である。
第８図には、この発明にかかる基板バイアス発生回路の一実施例のブロック図が示されている。同図は基板バイアスをオン／オフに固定したモード固定型に向けられている。基板バイアス印加の有／無とバイアスレベルの設定等の制御データは、例えば上記第７のフローで予め書き込み、外部からの信号ＳＴもしくは内部のパワーオン信号ＰＯＮの起動で活性させ、基板バイアス電圧（ｐ型ウェルの基板バイアスＶＢＰ、ｎ型ウェルの基板バイアスＶＢＮ）の印加の有／無をモード選択内のスイッチ回路の“０”と“１”に対応して選択させる。
例えば、シングルＶｔｈのＬＳＩでは、上記基板バイアス電圧のオンもしくは基板バイアス電圧のオフの各モードに設定するためのスイッチ切り換えは、フラツシュメモリ等のプログラムでＷ（ウェハ）検査結果データ（Ｖｔｈの実測結果）に基づき、テスタ等から設定が指示される。
Ｖｔｈの実測結果が高Ｖｔｈ時は“１”にセットされ、ｎ型ウェル基板にＶＢＰ＝Ｖｄｄ、ｐ型ウェル基板にＶＢＮ＝Ｖｓｓ（０ｖ）を印加するようにされる。
Ｖｔｈの実測結果が低Ｖｔｈ時は“０”にセットされ、ｎ型ウェル基板にＶＢＰはＶｄｄより高い電圧に、ｐ型ウェル基板にＶＢＮはＶｓｓ（０ｖ）より低い電圧（負電圧）を印加するようにされる。このとき、各バイアス電圧は、最適なＶＢＮ、ＶＢＰ値に設定されることはもちろんである。つまり、出力レベルトリミング回路により各バイアス電圧ＶＢＰとＶＢＮがプロセスバラツキを補償するように最適に設定される。
高Ｖｔｈと低Ｖｔｈを有するマルチＶｔｈのＬＳＩでは、高Ｖｔｈ領域のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのそれぞれに対して基板バイアスオンさせるときには、ＮチャネルＭＯＳＦＥＴに対しては例えば０Ｖ〜その近傍、ＰチャネルＭＯＳＦＥＴに対してはＶｄｄ〜その近傍として、低Ｖｔｈ領域のＮチャネルＭＯＳＦＥＴに対しては前記第１図のＡ点のようなバイアス電圧を供給し、同様にＰチャネルＭＯＳＦＥＴにも上記Ａ点に対応するようなバイアス電圧を供給する。つまり、スタンバイ電流が最小になるようなバイアス電圧を出力する。
この実施例では、上記のようなモード設定及びトリミングのための制御データの書き込みは、データＤ、制御信号Ｗ及びアドレスＡを入力し、外部からの起動で活性させる。基板バイアス印加有無とバイアスレベルの設定を、Ｖｔｈもしくは温度をモニタして自励制御しても良い。
第９図には、この発明にかかる基板バイアス発生回路の他の一実施例のブロック図が示されている。この実施例では、第８図で示したテスタ等によるモード選択に加えて、基板バイアス発生回路の動作を自動制御する機能が付加される。
この実施例では、温度センサ、しきい値センサ等のモニタからなり、また基板バイアスレベルの調整回路も備える。本実施例は基板バイアスオンもしくは基板バイアスオフの各動作モード設定が、発振回路ＯＳＣの活性オン／オフもしくは昇圧／負電圧回路の起動オン／オフが環境変化（温度、Ｖｔｈ等）をモニタした結果により、ＶＢＮ、ＶＢＰ値の出力レベルに関しても自動で切り換えられる。
例えばマルチＶｔｈ仕様のＬＳＩのスタンバイ電流は単体ＭＯＳ特性を基に、下記要領で制御する。スタンバイ動作のモード設定は下記１−３のモードをスクライブＴＥＧ等から得たロットのウェハ素性（ＭＯＳＦＥＴのＶｔｈ等）から設定する。
各Ｖｔｈの領域に対して
（１）基板バイアス印加有り（基板バイアスオンモード）
（２）基板バイアス印加無し（基板バイアスオフモード）
（３）基板バイアス印加有り／無しの切り替え（オンｏｒオフモード）
設定方法としては、ロット素性（主にＶｔｈ）、使用環境（温度）から予め（１）か（２）か（３）のいずれか任意に設定される。
設定条件をモニタ（Ｖｔｈ ｏｒ温度Ｔａをセンス）して、基板バイアスＶＢＢ（ＶＢＰ，ＶＢＮ）の印加の有無とＶＢＢ（ＶＢＰ，ＶＢＮ）の深さのハイ側レベルもしくはロウ側レベルをトリミング回路によって設定する。このような設定に従い、最小のスタンバイ電流Ｉｓｂ値を維持できるようセルフで自動制御される。
システムのスタンバイ動作に関して、基板バイアスオンは基板バイアス電圧を深くしてＶｔｈを高くするモード、また基板バイアスオフは基板バイアスをかけないモードとする場合、所定の動作状態で設定値以上の電位（例えばＶｔｈ）もしくは電流（例えばリーク量）レベルを検出すると、基板バイアスオンもしくは基板バイアスオフの動作モードに遷移する。または所定値以下のレベルを検出すると逆に遷移する。
第１０図には、この発明に用いられる負電圧発生用のチャージポンプ回路の一実施例の回路図が示されている。この実施例では、特に制限されないが、ＰチャネルルＭＯＳＦＥＴＱ５９〜Ｑ６６を用いて構成される。これらのＰチャネル型ＭＯＳＦＥＴはｎ型ウェル領域に形成される。
ＭＯＳ容量を利用して形成されたキャパシタＣ１３とＭＯＳＦＥＴＱ６１及びＱ６３により負電圧ＶＢＢを発生させるポンピング回路の基本回路が構成される。キャパシタＣ１４とＭＯＳＦＥＴＱ６２及びＱ６４も同様な基本回路であるが、入力されるパルスＯＳＣとＯＳＣＢとが互いにそのアクティブレベルが重なり合うことの無い逆相関係にあり、入力パルスに対応して交互に動作して効率の良いチャージポンプ動作を行うようにされる。
ＭＯＳＦＥＴＱ６１とＱ６３は、基本的にはダイオード形態にされてもよいが、このようにすると、そのしきい値電圧分だけレベル損失が生じてしまう。パルス信号ＯＳＣのハイレベルが３．３Ｖのような低電圧であるときには、実質的に動作しなくなる。そこで、ＭＯＳＦＥＴＱ６１は、入力パルスＯＳＣがロウレベルのときにオン状態にされればよいことに着目し、入力パルスと同様なパルスを形成するインバータ回路Ｎ１０とキャパシタＣ１１及びスイッチＭＯＳＦＥＴＱ５９を設けて負電圧にされる制御電圧を形成する。これより、レベル損失なくキャパシタＣ１３の負電位を基板電圧ＶＢＢ側に伝えることができる。ＭＯＳＦＥＴＱ５９は他方の入力パルスＯＳＣＢによって負電圧を形成するときにオン状態にされ、キャパシタＣ１１のチャージアップを行う。キャパシタＣ１１は、上記ＭＯＳＦＥＴＱ６１の制御電圧を形成するに足る小さなサイズのキャパシタである。
ＭＯＳＦＥＴＱ６３は、バックゲート（チャネル部分）に他方の入力パルスＯＳＣＢを受ける駆動用インバータ回路Ｎ１３のハイレベルの出力信号を受けることによって早いタイミングでオフ状態にされ、基板電位の引き抜きを効率よくする。同様にＭＯＳＦＥＴＱ６１のバックゲートには、駆動用のインバータ回路Ｎ１２の出力信号が供給されることによって、キャパシタＣ１３をチャージアップするときＭＯＳＦＥＴＱ６１を早いタイミングでオフ状態にし、基板電位ＶＢＢのリークを最小にする。他方の入力パルスＯＳＣＢに対応したＭＯＳＦＥＴＱ６２のゲートに供給される制御電圧、ＭＯＳＦＥＴＱ６４とＱ６２のバックゲート電圧も同様な動作を行うようなインバータ回路Ｎ１３及びキャパシタＣ１４により形成れるパルス信号及び入力パルスＯＳＣに基づいて形成されるパルス信号が用いられる。
上記ＭＯＳＦＥＴＱ５９とＱ６３（Ｑ６０とＱ６４）ゲート電圧を早いタイミングで引き抜くＭＯＳＦＥＴＱ６５（Ｑ６６）が設けられる。このＭＯＳＦＥＴＱ６５（Ｑ６６）は、ゲートとドレインとが共通接続されてダイオード形態にされるとともに、バックゲートに自身の入力パルスＯＳＣ（ＯＳＣＢ）を受ける駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号が供給されることにより、ＭＯＳＦＥＴＱ６３（Ｑ６４）と相補的にスイッチ制御される。これにより、入力パルスＯＳＣ（ＯＳＣＢ）に応じて駆動用インバータ回路Ｎ１２（Ｎ１３）の出力信号がロウレベルに変化するときＭＯＳＦＥＴＱ６３（Ｑ６４）がオン状態からオフ状態に切り換わるのをを早くできるから、効率よく基板電位を負電位に引き抜くことができる。
第１１図には、前記チャージポンプ回路に供給される発振パルスを形成する発振回路の一実施例の回路図が示されている。この実施例では、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳＦＥＴＱ６７とＮチャネル型ＭＯＳＦＥＴＱ７０に抵抗素子として作用するＰチャネル型ＭＯＳＦＥＴＱ６８とＮチャネル型ＭＯＳＦＥＴＱ６９をそれぞれ直列接続し、次段のＣＭＯＳインバータ回路の入力容量とともに時定数回路を構成して信号遅延を行わせる。これらのＣＭＯＳインバータ回路の奇数個（同図では５個）を縦列接続してリングオシレータを構成する。
これらのリングオシレータを間欠的に動作させるために、言い換えるならば、基板電圧ＶＢＢ（ＶＢＮ）が所望の負電圧（−１．０Ｖ程度）に到達したとき、発振回路の動作を停止して基板電圧ＶＢＢの安定化と低消費電力化を図るよう制御回路が設けられる。信号ＤＥＴＡは、次に説明するレベルセンサにより形成された信号であり、上記基板電圧ＶＢＢが所望の電位に到達したことを判定するとロウレベルにされる。この信号ＤＥＴＡのロウレベルにより、インバータ回路Ｎ１５とＮ１６を通した出力信号がロウレベルとなり、上記リングオシレータを構成する最終段のＣＭＯＳインバータ回路に設けられ、抵抗素子として作用するＮチャネル型ＭＯＳＦＥＴをオフ状態にさせるとともに、その出力端子に設けられたＰチャネル型ＭＯＳＦＥＴをオン状態にさせて、強制的に最終段出力をハイレベルに固定させる。そして、ゲート回路Ｇ１とＧ２の出力をハイレベルにし、ゲート回路Ｇ３の出力信号をロウレベルにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させる。
信号ＶＢＯＳＣＳＷは、例えばダイナミック型メモリがスタンバイ状態にされたときにハイレベルにされる信号であり、この信号ＶＢＯＳＣＳＷのハイレベルにより、ゲート回路Ｇ１がゲートを閉じ、ゲート回路Ｇ２を開いて、上記リングオシレータで形成された比較的高い周波数に代えて上記ダイナミック型メモリに設けられる内蔵のセルフリフレッシュタイマー用の発振パルスＳＬＯＳＣを上記チャージポンプ回路に供給する発振パルスＯＳＣ、ＯＳＣＢとして用いる。このような低い周波数でのチャージポンプ回路の動作においても、上記信号ＤＥＴＡのロウレベルにより、ゲートＧ２がゲートを閉じるようにして発振パルスＯＳＣをロウレベルに、発振パルスＯＳＣＢをハイレベルに固定させるものである。
第１２図には、前記負電圧ＶＢＢ（ＶＢＮ）用のレベルセンサ回路の一実施例の回路図が示されている。定電圧ＶＲＥＦ０がゲート，ソース間に印加されたＮチャネル型ＭＯＳＦＥＴＱ７２により定電電流を形成して、それを基に電流ミラー回路により基準となる電流ｉ１を形成する。電流経路にＮチャネル型ＭＯＳＦＥＴを複数個直列接続して基板電圧ＶＢＢを供給する。上記複数個の直列ＭＯＳＦＥＴは、調整用の端子が設けられておりデバイスのプロセスバラツキの調整に用いられる。つまり、基板電圧ＶＢＢが前記のように−１．０Ｖのとき、かかる直列ＭＯＳＦＥＴに流れる電流ｉ２が上記電流ｉ１とバランスするようにトリミング調整される。ＭＯＳＦＥＴＱ７６のソース電位が接地電位ＶＳＳに一致するようにして、かかるＭＯＳＦＥＴＱ７６に流れる電流ｉ２と上記電流ｉ１とのバランス調整を行う。上記基準となる電流ｉ１の調整も可能とするためにＮチャネル型の電流ミラー回路にも２個のＭＯＳＦＥＴＱ７３とＱ７４が直列に接続され、選択的なソースとドレインの短絡、つまりは前記のようなトリミングによりミラー電流比も調整されるものである。
上記基板電圧ＶＢＢが上記設定電圧より絶対値的に小さいときには、ＭＯＳＦＥＴＱ７６のソース電位が接地電位より高くなって上記電流ｉ２＜ｉ１の関係となる。これにより、上記基準電流ｉ１を流すＰチャネル型ＭＯＳＦＥＴＱ７６と並列に設けられたＰチャネル型ＭＯＳＦＥＴＱ７７には電流が流れなく、上記電流ｉ１に対応した電流を流すＮチャネル型ＭＯＳＦＥＴＱ７８との電流差に対応して電圧ｖｓがロウレベルにされる。このロウレベルの信号ｖｓは、ＭＯＳＦＥＴＱ６８〜Ｑ７１からなるＣＭＯＳインバータ回路により増幅され、さらにインバータ回路とゲート回路Ｇ４を通してセンス出力ＤＥＴＡとして出力される。
上記センス出力ＤＥＴＡのハイレベルにより上記ＭＯＳＦＥＴＱ７８と並列形態に電流経路が形成されて上記信号ｖｓをよりロウレベル側に引き抜くように作用させている。基板電位ＶＢＢが所望の電圧より絶対値的に大きくなると、上記電流ｉ２＞ｉ１のように逆転し、かかる電流の差分がＰチャネル型ＭＯＳＦＥＴＱ７７に流れて上記電圧ｖｓをハイレベル側に持ち上げるように作用する。この電位ｖｓが上記ＣＭＯＳインバータ回路のロジックスレョシルドを超えて高くなると、センス出力ＤＥＴＡがロウレベルに変化し、それが帰還されて上記電圧ｖｓをロウレベル側に引き下げているＮチャネル型ＭＯＳＦＥＴがオフ状態にさせて急減に電圧ｖｓをハイレベルに立ち上げる。このような帰還回路により上記ＣＭＯＳインバータ回路によるレベル判定がヒステリシス特性を持つようにされる。このようなヒステリシス特性を持たせることにより、上記発振回路の間欠動作を安定的に制御するとともに、基板電圧ＶＢＢを設定値に対して安定的に設定することができる。
信号ＳＥＴＢは、電源投入直後に一時的にハイレベルにされる信号であり、この信号ＳＥＴＢのハイレベルにより上記センス出力ＤＥＴＡを強制的にハイレベルにして発振回路を起動させるものである。電圧ＶＳＮやＶＳＰは、上記電圧ｖｓのハイレベル／ロウレベルを判定するＣＭＯＳインバータ回路等のように低消費電流で動作させるためのバイアス電圧として用いられる。
第１３図には、この発明にかかる基板バイアス発生回路の更に他の一実施例のブロック図が示されている。同図は上記基板バイアスオンと基板バイアスオフモードの設定を、ＭＯＳＦＥＴのゲートオフ（スタンバイ）電流のモニタ結果で切り換える例である。リーク電流モニタ回路は基板バイアス印加の有りと無しのゲートオフ電流値結果次第で、基板バイアスオンモードにあっても基板バイアスオフモードに移行し、発振回路ＯＳＣ等を停止させ、基板バイアス電圧の発生レベルを抑制もしくは停止させる様に働く。基板バイアスオン時は出力レベルトリミング回路によって、スタンバイ電流値を最小となるように最適なバイアス値を与える。つまり、バイアス電圧ＶＢＰとＶＢＮに対応したＶｄｄリーク電流をモニタし、その結果により発振回路及び昇圧回路及び負電圧回路を動作させて、バイアス電圧ＶＢＰ、ＶＢＮを変化させて上記最小値になるように制御するものである。
第１４図は、第１３図の実施例に用いられるＶｄｄリーク電流モニタ回路の一実施例のブロック図が示されている。
スイッチＳＷ、キャパシタＣ及びリークモニタ用ＭＯＳＦＥＴＱＭと、キャパシタＣの保持電圧の判定を行うインバータ回路Ｎ１と、遅延回路ＤＬＹを用いてリーク電流に対応して発振動作を行うタイマー回路が構成される。キャパシタＣの電位ＶＣがインバータ回路Ｎ１のロジックスレッショルド電圧よりも低いときには、出力信号Ｓ１がハイレベルとなり、遅延回路ＤＬＹを通して信号Ｓ２をハイレベルとしてスイッチＳＷをオン状態にする。これにより、キャパシタＣには電源電圧ＶＤＤ（又はＶＣＣ）によりチャージアップがなされる。このチャージアップにより電圧ＶＣが上昇し、インバータ回路Ｎ１のロジックスレッショルド電圧を超えると、出力信号Ｓ１がハイレベルからロウレベルに変化し、遅延回路ＤＬＹにより信号Ｓ２が遅れてロウレベルとなり、上記スイッチＳＷをオフ状態にする。
このスイッチＳＷのオフ状態により、キャパシタＣの電圧ＶＣは、モニタ用のＮチャネル型ＭＯＳＦＥＴＱＭで発生するリーク電流によって低下する。この実施例では、モニタ用のＭＯＳＦＥＴＱＭを１つの素子として示されているが、半導体集積回路装置に形成される多数のＭＯＳＦＥＴを代表させるように、複数のＭＯＳＦＥＴの並列接続により構成される。これにより、プロセスバラツキに影響されない平均的なリーク電流のモニタを行うようにすることができる。
カウンタＣＮＴは、インバータ回路Ｎ１の出力信号Ｓ１がロウレベルの期間、所定の発振パルスの計数動作を行う。この計数結果は、信号Ｓ１がハイレベルに変化したときにレジスタＲＥＧに転送され、上記信号Ｓ１がロウレベルになるとカウンタＣＮＴにより次の周期の時間計測が行われる。
比較回路ＣＭＰは、カウンタＣＮＴによる計数値ＡとレジスタＲＥＧに保持された１サイクル前の計数結果Ｂとの大小比較を行う。Ａ＞Ｂになるまで、基板バイアス発生回路ＶＢＮ−Ｇを動作させて、基板バイアス電圧ＶＢＮを深くするように制御する。上記判定結果がＡ＞Ｂになると、前記第１図の特性の最小点を超えて基板バイアスが深くなったと判定して、基板バイアス電圧ＶＢＮ−Ｇの動作を停止させる。そして、このことをフリップフロップ等に記憶し、コンパレータの判定結果を反転させる。
上記のように判定結果がＡ＞Ｂになる特性は、第１図のＡ点（Ｂ点）よりも右側の特性であるので、Ｂ＞Ａにより基板バイアス電圧ＶＢＮ−Ｇの動作を停止し続ける必要があるからである。つまり、Ａ点を境にして左側のリーク特性では、Ｂ＞Ａの条件では基板バイアス電圧ＶＢＮ−Ｇの動作を行って基板バイアス電圧ＶＢＮを深くするようにし、Ａ点を境にして右側のリーク特性では、Ｂ＞Ａの条件では基板バイアス電圧ＶＢＮ−Ｇを停止して基板バイアス電圧ＶＢＮを浅くするように制御するものである。
チップ、ウェハまたは製品毎に、基板バイアスをオンモードとして使うか、オフモードとして使うかを予め設定する利点は、ＡＳＩＣで基板バイアスを掛けたくない製品がある場合、そしてＶｔｈの許容範囲が広い場合に有効となる。温度／プロセス（Ｖｔｈ）センサを設ける利点は、Ｖｔｈ等の実測値をウェハ検査／プローブ検査時に反映することが不要でもあるのでその設定に絡むテスト時間を削減できる。
この発明は、それが電池電圧により動作させられる場合には、スタンバイ電流の低減による電池寿命の延長が可能となる。それ故、ＰＤＡ、携帯電話、デジタルカメラ、ノートＰＣ内ＡＳＩＣを構成する各種半導体集積回路装置に有益なものとなる。
産業上の利用可能性
この発明は、スタンバイ時のリーク電流（直流電流）を低減できる半導体集積回路装置とし、例えば電池電圧により動作させられるＰＤＡ、携帯電話、デジタルカメラ、ノートＰＣ内ＡＳＩＣ等を代表とするようなリーク電流の低減を必要とする各種半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
第１図は、この発明を説明するための基板バイアス電圧ＶＢＢとスタンバイ電流Ｉｓｂの関係を説明するための特性図であり、
第２図は、この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例を示す概略素子構造断面図であり、
第３図は、この発明に用いられるＭＯＳＦＥＴにおける金属シリサイド膜リークを説明するための模式図であり、
第４図は、この発明が適用される半導体集積回路装置の一実施例を示す構成図であり、
第５図は、第４図の拡大した素子パターンに対応した概略素子構造断面図であり、
第６図は、この発明を説明するためのＭＯＳＦＥＴのしきい値電圧とスタンバイ電流との関係を示す特性図であり、
第７図は、基板バイアスを設定するためのデータ書き込み方法の一実施例を示すフローチャート図であり、
第８図は、この発明にかかる基板バイアス発生回路の一実施例を示すブロック図であり、
第９図は、この発明にかかる基板バイアス発生回路の他の一実施例を示すブロック図であり、
第１０図は、この発明に用いられる負電圧発生用のチャージポンプ回路の一実施例を示す回路図であり、
第１１図は、第１０図のチャージポンプ回路に供給される発振パルスを形成する発振回路の一実施例を示す回路図であり、
第１２図は、第１０図の負電圧ＶＢＢ（ＶＢＮ）用のレベルセンサの一実施例を示す回路図であり、
第１３図は、この発明にかかる基板バイアス発生回路の更に他の一実施例を示すブロック図であり、
第１４図は、第１３図のＶｄｄリーク電流をモニタ回路の一実施例を示すブロック図であり、
第１５図は、この発明を説明するためのしきい値電圧とチャネルリーク電流の関係を説明するための特性図であり、
第１６図は、この発明を説明するための基板バイアス電圧と総電力との関係を説明するための特性図である。Technical field
The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique that is effective when used for a low power consumption technique in a standby mode in a MOS integrated circuit.
Background art
In an integrated circuit such as a MOS integrated circuit, a so-called standby mode in which operation is stopped when a power supply voltage is applied is set as necessary. When the integrated circuit includes a read / write memory, the standby mode may include a state in which memory data is continuously held. In the standby mode, it is desirable that the power supply current flowing through the integrated circuit is small.
Japanese Patent Laid-Open No. 10-242839 discloses an example of a technique for reducing the leakage current in the standby mode. This publication has a high threshold MOS circuit composed of a high threshold MOSFET and a low threshold MOS circuit composed of a low threshold MOSFET, and the substrate bias control of the low threshold MOS circuit, that is, the substrate bias voltage is deepened during standby. Thus, it is disclosed that the leakage current of the MOSFET is reduced.
The inventors of the present application have described in the above publication in order to reduce the leakage current as a result of evaluating the current characteristics in the off state or gate off (standby) of the MOSFET in the evaluation of LSI (Large Scale Integrated Circuit). As described above, it has been found that even if the substrate bias voltage is deepened, the leakage current does not decrease in a MOSFET that has been miniaturized as in recent years and may not be within the target current range.
As a result of examining this cause, it can be understood that the current flowing in the MOSFET that should be in the off state, that is, the leakage current, is composed of the channel leakage current flowing between the drain and the source and the junction current flowing in the junction such as the drain junction. It has been found that when the substrate bias is applied deeply as described above for the purpose of reducing the channel leakage, the junction leakage current may increase and exceed the reduction of the channel leakage. In particular, in a MOSFET in which the semiconductor layer forming the source and drain has been made extremely thin with the miniaturization of elements, it is possible to make a good contact (low resistance) to the source and drain semiconductor layer. In addition, it has also been found that the junction leakage tends to increase when a metal silicide layer is provided on the surface of the source / drain semiconductor layer.
Further, as shown in FIG. 15, even when the application of the substrate bias voltage is turned off, the channel leakage current I1 of the MOSFET having a low threshold (hereinafter referred to as a low Vth region MOS) is high. When the channel leakage current I2 of the MOSFET having a threshold (hereinafter referred to as a high Vth region MOS) is significantly small, and when the application of the substrate bias voltage is turned on as shown in FIG. It has been found that the increase in the current component and the increase in the current component consumed by the substrate bias generation circuit to form the substrate bias voltage make it difficult to reduce the target standby current.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device that solves the above-described problems and reduces the consumption current (leakage current) during standby. Another object of the present invention is to provide a semiconductor integrated circuit device in which current consumption during standby is reduced in response to element miniaturization and manufacturing variations. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
Disclosure of the invention
The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. A MOS circuit having a channel leakage current that decreases in inverse proportion to an increase in substrate bias voltage and a junction leakage current that increases in proportion to each other has an active mode in which a desired circuit operation is performed, and a standby mode in which the circuit operation is stopped. In the standby mode, a substrate bias voltage is formed by the substrate bias circuit so as to be the region where the entire leakage current value composed of the channel leakage current and the junction leakage current is minimized, and is supplied to the MOS circuit.
BEST MODE FOR CARRYING OUT THE INVENTION
In order to describe the present invention in more detail, it will be described with reference to the accompanying drawings.
FIG. 1 is a characteristic diagram for explaining the relationship between the substrate bias voltage VBB and the standby current Isb for explaining the present invention.
As is generally known, channel leak (subthreshold current) {circle around (1)} is reduced by applying a substrate bias to the MOSFET and shifting the threshold voltage Vth to a positive value (high Vth). FIG. 1 shows that the reduction extends to 1 to 2 digits or more. On the other hand, in the miniaturized MOSFET, the junction leakage tends to increase as the substrate bias is deeply applied. This junction leak, together with the conventionally known drain / source pn junction leak (2), is used for the purpose of reducing the resistance at the contact portion of the source and drain due to miniaturization. When a metal silicide film is provided on the surface, there is also a leakage current (3) that flows from the film portion to the substrate. Contrary to the empirical expectation that channel leakage has been regarded as dominant, it has been found that the junction leakage observed in recent miniaturized MOSFETs becomes so large that it cannot be ignored.
Although not shown, in an LSI having a plurality of cores (circuit function blocks), the internal voltage Vdd that is stepped down is set to the power supply of the core system circuit (internal circuit), and the external terminal is connected to the high voltage system of the input / output interface circuit. The substrate bias voltage may be generated from a substrate bias generating circuit operated by the latter high voltage system power supply voltage VCC. In such a case, the current flowing through the high voltage VCC must also take into account the amount flowing through the substrate bias generation circuit. This current component increases in proportion to increasing the substrate bias. As a result, the junction leakage (2) + (3) and the power consumed by the substrate generating circuit (= voltage × current product) are larger than the power reduced by the substrate bias effect, that is, the decrease of (1). It will be.
As described above, when the substrate bias VBB is set on the horizontal axis, the channel leakage (1) decreases in proportion to the increase of the bias voltage VBB, and the junction leakage (2) + (3) is inversely proportional to the LSI standby current. The leakage currents {circle around (1)} and {circle around (2)} + {circle over (3)} have crossing points A and B at which the standby current is minimum with respect to the substrate bias voltage VBB. Is applied.
Further, as described above, a MOSFET having a relatively high threshold voltage that constitutes a high voltage system such as an input / output interface circuit, and a relatively low threshold voltage that constitutes the core system circuit (internal circuit). When the MOS circuit is composed of two types of MOSFETs having the following characteristics, in a MOS device having a low threshold voltage Vth (low Vth), channel leakage is large in an off state where no substrate bias is applied. Reduce channel leakage. At that time, when the substrate bias is turned on, the junction voltage becomes large. As a result, the junction leakage increases and the current consumed by the substrate bias generation circuit increases, but the standby current is reduced by about one digit or more than when the substrate bias is not applied. .
Since the high Vth MOS device has a small channel leakage in the off state where no substrate bias is applied, if the same substrate bias voltage as that of the low Vth MOSFET is supplied, the junction leak and the substrate bias generation circuit are consumed as indicated by point A. The sum of currents is larger than the amount of channel leakage reduction. Therefore, in addition to the substrate bias voltage generation circuit for the low Vth MOSFET, a substrate bias voltage generation circuit for the high Vth MOSFET is provided, and the substrate bias voltage value is made shallow as shown by point B. The optimum bias is applied so that the channel bias of the high Vth MOSFET is reduced and the junction voltage is lowered, so that the substrate bias generation circuit and the junction leakage component are reduced.
As described above, in a multi-Vth specification or single-Vth specification LSI such as high Vth and low Vth, in the standby mode, the high Vth LSI is near the power supply voltage Vdd on the n-type well substrate on which the P-channel MOSFET is formed. The value near the ground voltage Vss is applied to the p-type well substrate on which the N-channel MOSFET is formed. In addition, a low Vth LSI applies a voltage higher than Vdd to the n-type well substrate where the P-channel MOSFET is formed, and a negative voltage lower than Vss to the p-type well substrate where the N-channel MOSFET is formed.
In the present application, the term “MOS” is understood to have originally come to be referred to simply as a metal oxide semiconductor configuration. However, the MOS in the general name in recent years includes those in which the metal in the essential part of the semiconductor device is replaced with a non-metal electrical conductor such as polysilicon, or the oxide is replaced with another insulator. Yes. CMOS has also been understood to have broad technical implications in response to changes in how it pertains to MOS as described above. MOSFETs are not understood in a narrow sense as well, but have become meanings including configurations in a broad sense that can be substantially regarded as insulated gate field effect transistors. The CMOS, MOSFET, and the like of the present invention follow the general names.
FIG. 2 shows a schematic element structure sectional view of an embodiment of an N-channel MOSFET used in the present invention. The figure also shows the structure of the element and the location where leakage current occurs. In an N-channel MOSFET, a gate electrode is formed through a gate insulating film so as to straddle the source and drain regions formed of an n + -type diffusion layer formed in a p-type well and the source and drain regions. A substrate bias voltage (−Vbb) is placed in the p-type well through a contact portion made of a p + type diffusion layer.
Although not particularly limited, a metal silicide film is provided on the surface of each diffusion layer and on the polysilicon gate electrode in order to make good contact with the source, drain, well and gate electrodes by miniaturization of the element. .
In the MOSFET having such a structure, the standby (leakage) current consists of channel leak (subthreshold) (1) and junction leak (pn junction leak (2) + metal silicide film leak (3)).
FIG. 3 is a schematic diagram for explaining a metal silicide film leak in the MOSFET used in the present invention. In FIG. 3, the separation layer SGI / diffusion layer L boundary, that is, the portion where the gate electrode and the source / drain diffusion layer are in contact with each other as shown by ◯, the metal silicide film is located at both ends of the diffusion layer L from the central portion. It was observed to reach deep. As a result, the metal silicide film short-circuits the pn junction with a relatively high resistance, and the current generated in this portion generates the metal silicide film REIT 3 and the substrate. It is regarded as a leakage current. Hereinafter, a metal silicide film leak is also treated as a junction leak.
In the standby current of the low Vth MOSFET, channel leak is dominant in the substrate bias off state, and in the substrate bias on state, Vth increases as the substrate bias increases, and the channel leak decreases. However, increasing the substrate bias also increases junction leakage. As a result, when the substrate bias is applied deeper than a predetermined value (point A in FIG. 1), the current relationship between the substrate bias on and the substrate bias off is reversed. Therefore, in the standby mode, the sum of the channel leak and the junction leak is set near a predetermined value (point A in the figure).
As shown in FIG. 1, the standby current of the high Vth-MOSFET has a considerably low channel leak (1). When the substrate bias is applied and becomes high, the junction leak (2) + (3) increases and becomes dominant. Become. Accordingly, the sum of the channel leak (1) and the junction leak (2) + (3) is set in the vicinity of a predetermined value (point B in the figure) different from the point A.
It should be noted that the slope of increase of junction leak (pn junction leak (2) + metal silicide film leak (3)), the initial value, and the like differ depending on the process, and it goes without saying that each differs as the process matures. An optimum bias application is applied to the points A and B so that the standby current approaches the minimum.
FIG. 4 shows a block diagram of an embodiment of a semiconductor integrated circuit device to which the present invention is applied. In the figure, an element pattern in which a part of the element pattern is enlarged is also shown. FIG. 5 shows a schematic element structure sectional view corresponding to the enlarged element pattern.
For example, CMOS devices are required to have high speed and low power consumption in portable applications such as communication equipment. Even a CPU or the like is divided into a critical path section that operates at high speed and a data setting section or input / output interface IO section that operates relatively slowly. Accordingly, the semiconductor integrated circuit device (LSI) of this embodiment is configured by using a low Vth MOSFET for the high-speed circuit as described above, and for other circuits, that is, an input / output interface and a low-speed circuit. And configured using a high Vth MOSFET.
In the figure, a low Vth region is a circuit region where a low Vth is formed, and a high Vth region is a circuit region where a high Vth is formed.
When the semiconductor integrated circuit device is composed of a CMOS circuit, that is, when a circuit is composed of an N channel MOSFET and a P channel MOSFET, the low Vth region is composed of a low Vth P channel MOSFET and an N channel MOSFET. The high Vth region is composed of a high Vth P-channel MOSFET and an N-channel MOSFET. The LSI of this embodiment is a multi-Vth specification having two or more types of Vth such as high Vth and low Vth as described above.
In this embodiment, as an example of a CMOS circuit formed in each of a low Vth region and a high Vth region, an element pattern of a CMOS inverter circuit is shown as an enlarged portion as a representative, and FIG. 5 shows a sectional view of the element structure. It is shown.
In the enlarged portion of FIG. 4 and FIG. 5, in each of the low Vth region and the high Vth region, the P channel MOSFET (pMOS) constituting the inverter circuit is formed in an n well, and the N channel MOSFET (nMOS). Is formed in the p-well.
In this embodiment, in order to reduce the leakage current in the standby mode, the substrate bias voltage VBP1 is supplied to the n-well in which the low-Vth region P-channel MOSFET (pMOS) is formed, and the N-channel MOSFET (nMOS). A substrate bias voltage VBN1 is supplied to the p-well in which is formed. The substrate bias circuits VBP1-G and VBN1-G are activated when the semiconductor integrated circuit device LSI is set to the standby mode, and generate the substrate bias voltages VBP1 and VBN1.
Although not particularly limited, each of the substrate bias voltages VBP1 and VBN1 includes an oscillation circuit, a charge pump circuit, and a level determination circuit, and operates so that the voltages VBP1 and VBN1 become voltages corresponding to the point A.
In this embodiment, the leakage current in the P-channel MOSFET and the N-channel MOSFET in the high Vth region is small even when the substrate bias voltage is zero, that is, the well and the source are at the same potential. Since the amount of decrease when a shallow bias voltage is supplied is extremely smaller than the amount of decrease when the bias voltages VBP1 and VBN1 are applied in the low Vth region, a P-channel MOSFET (pMOS) is formed. The n-well is short-circuited with its source and the operating voltage Vdd is fixedly applied, and the p-well in which the N-channel MOSFET (nMOS) is formed is short-circuited with the source and fixedly supplied with the ground potential Vss. With such a configuration, in the LSI having the characteristic diagram of FIG. 16, it is possible to set the total power consumption of the high Vth region to the minimum point while setting the total power consumption of the low Vth region to the minimum point. It becomes.
In the LSI of the multi-Vth specification as described above, the voltage of the n-type well substrate of the P-channel MOSFET in the high Vth region is set near Vdd, and the voltage of the p-type well substrate of the N-channel MOSFET is set near Vss. In the figure, a fixed value is given with n-type well = Vdd and p-type well = 0V.
The reason for this is that, as described above, the high Vth MOSFET has a small channel leak (1) during standby, so that the junction leak (2) and (3) leak and the current component consumed by the substrate bias generation circuit In consideration of the sum of the above, no substrate bias is applied. As a result, the standby current can be reduced by reducing junction leakage or stopping the substrate bias generation circuit.
On the other hand, in the low Vth region, the optimum substrate bias for each of the n-type well substrate voltage of the P-channel MOSFET is higher than Vdd, the p-type well substrate voltage of the N-channel MOSFET is lower than Vss, and the leakage current is minimized. Apply. In the figure, n-type well> Vdd and n-type well <Vss (= 0 V) are supplied when the substrate bias is on.
The reason for this is that, as described above, the low Vth MOSFET has a large channel leak during standby, and therefore the amount of channel leak reduction due to the substrate bias effect is increased by the increase in junction leakage and the substrate bias generation circuit. This is because it is larger than the amount considering the sum of the currents to be generated. At this time, the substrate bias is set in the vicinity of the minimum point (point A) of the total standby current ((1) + (2) + (3)) in consideration of the junction leakage that increases in proportion to the junction voltage. As described above, the total standby current of the multi-Vth LSI is reduced.
The present invention can also be applied to a single Vth specification LSI in which one type of Vth is formed. In other words, MOSFETs can be divided into cases where the manufacturing variation is relatively large, and a relatively large threshold voltage Vth as a result of the manufacture has a relatively small threshold voltage. Thus, based on the above characteristics due to manufacturing variations, the Vth volume at the time of wafer manufacture is determined to be any one.
For example, an LSI having a low Vth activates a substrate bias circuit and applies an optimum bias value. The LSI having a high Vth stops the activation of the substrate bias circuit or applies a shallow substrate bias.
FIG. 6 is a characteristic diagram for explaining the relationship between the threshold voltage of the MOSFET and the standby current for explaining the present invention. The tendency between the standby current and the threshold voltage is the same when the ambient temperature is high temperature RTH and room temperature RTL.
For example, the standby current at a high temperature RTH (= 85 ° C.) is about one digit larger at room temperature RTL (= 25 ° C.) and about twice as large when the substrate bias is on. The temperature is controlled as follows.
In this figure, the mode switching points between the substrate bias off and the substrate bias on that have an effect of reducing the standby current are the A region and the substrate bias off in the B region at high temperature RTH. In the case of room temperature RTL, the substrate bias on is the C region, and the substrate bias off is the D region.
For example, in the LSI example of FIG. 6, since the current worst is on the high temperature RTH side, the mode switching point is set to Vth = 0.15V. When the temperature is monitored and the switching point is varied, for example, the room temperature RTL point is set to Vth = 0.1 V in addition to the high temperature RTH.
As described above, in an LSI capable of setting the substrate bias, the standby current can be minimized by controlling whether or not the substrate bias is applied, and appropriately controlling the depth of the substrate bias. Furthermore, the standby current can be further optimized by monitoring the temperature and switching between substrate bias off and substrate bias on.
In the high temperature region, when the current setting is substrate bias off, the substrate bias is turned on. As a result, when the substrate bias is applied, the substrate bias on-current becomes smaller than the substrate bias off-current, resulting in a minimum standby current state.
In the room temperature region, the substrate bias is kept off even if the current setting is substrate bias off. As a result, since the substrate bias is not applied, the substrate bias off current becomes smaller than the substrate bias on current, resulting in a minimum standby current state.
In a single Vth specification LSI, an LSI to which a substrate bias is applied and an LSI to which a substrate bias is not applied are determined based on a W (wafer) inspection result for inspecting a device state such as a MOS. This result is written and set as follows using a flash memory, an electrically writable EPROM, a laser fuse, or the like.
For example, the set value is as follows. In an LSI having a high Vth, for example, write information “1” of a flash memory used as a program element → the substrate bias voltage is turned off during standby. In an LSI having a low Vth, the same programming element write information “0” as above, and the substrate bias voltage is turned on during standby.
The substrate bias generation circuit generates an output voltage that fixes the n-type well substrate to Vdd and the p-type well substrate to Vss at high Vth based on the information stored in the program element. At low Vth, the circuit configuration is switched so that a voltage higher than Vdd is applied to the n-type well substrate and a voltage lower than Vss is applied to the p-type well substrate. In the case of a multi-Vth specification LSI, the substrate bias voltages may be set for the high Vth and low Vth MOS regions by the same method.
The on / off control of the substrate bias VBB may be digitally supplied as a predetermined fixed value so that the standby current becomes a low level, and the substrate bias is based on an actual Vth value monitor or a temperature monitor. The depth may be variably controlled. At high Vth, the function of the substrate bias generation circuit is stopped, and the current consumed by the substrate bias is cut. This is useful for reducing standby current in single Vth or multi-Vth specification LSIs. In the above, by controlling the depth level of the substrate bias, variations in the standby current value due to the process volume can be suppressed. As a result of setting whether or not to use the application function of the substrate bias voltage of the LSI (active / non-active) based on the wafer process output (for example, Vth), the standby current can be reduced.
FIG. 7 shows a flowchart of an embodiment of a data writing method for setting the substrate bias. In this embodiment, there is an example in which whether or not the substrate bias VBB is applied and the high side level or low side level of the VBB depth is set based on the W (wafer) inspection measurement result (Vth value) of a device such as a MOS. It is shown.
This embodiment is a part of the W (wafer) inspection or P (probe) inspection flow. For example, in step (1), (1) Vth determination (1 bit) is substrate bias on, FLAG = 1, and substrate bias off: FLAG = 0. {Circle around (2)} Output trimming is set by trimming of a resistance value or the like with 3 bits × 2 data corresponding to each of the depth levels (VBP1, VBN1) of the substrate bias voltage VBB.
The data program element corresponding to each bit is preferably a device that can be implemented in the inspection process. For example, in a flash memory, after confirming the quality, data with and without substrate bias application and trimming data are programmed. Unlike the general-purpose three-layer polysilicon structure, the program element has a single-layer gate structure that uses only one-layer polysilicon, which is a normal gate, for the purpose of matching with the logic LSI process. Two bits of memory are connected in parallel to store one bit, and even if there is a storage failure in either one, the stored information from the other is validated to improve reliability.
In step (2), the same or write data is written to the two cells in step (3) using the program element test that has been passed. In step (4), a structure having an ECC (Error Correct Code) function is used to further maintain the reliability of the write data. That is, parity bits for error detection and correction are generated in the write data, and the parity bits are written in correspondence with the write data.
In step (5), the data is confirmed through the ECC function setting process, and the standby current is measured to confirm that it is within the specification.
For example, in this programming method, data is written as follows in the setting shown in FIG.
Figure 2003094235
For the measured value of Vth, for example, the data is divided into two or more and written as binary information. When the determination value of Vth = 0.00V−0.25V is divided into two as shown in FIG.
Figure 2003094235
The application level of the substrate bias output value is set by a known technique for trimming the output reference voltage by dividing resistors or the like. For example, if VBN = -1.5V, it is expressed by 8-value 3 bits or more in 0.2V step, and if VBP = 3.0V, it is a bias of Vdd = 1.5V or more, and similarly, 8-value 3 bits. Can express.
Based on FIG. 6, an example of a region in the Vth range that is effective in reducing the standby current is shown below.
Figure 2003094235
From the above, it is possible to always ensure a low-level standby current by controlling the operation of the substrate bias circuit based on the measured value of Vth and the temperature monitoring result. In the above, the tendency of the standby current is defined by the room temperature RTL. However, since the same tendency is observed even at a lower temperature, when the temperature is controlled in a wide range from a low temperature to a high temperature, it is considered on this extension line. When the temperature worst is defined, RTH (for example, 85 ° C.), and when the standby current is defined, for example, Vth measured value = 0.15 V is set as the substrate bias on / off switching point. With the above settings, it is possible to set on / off or activation on / off of the oscillation circuit OSC of the substrate bias circuit and set an optimum substrate bias value.
We explained that the activation and activation of the substrate bias circuit is performed by an electrically writable program element such as a flash memory, EPROM, etc., but it can be set by a bonding option method, a laser fuse, etc. that have been known as a conventional technique. is there.
It is an efficient method to write the program of this data together with relief data and the like (product management data, etc., product rank classification, chip characteristic information, etc.).
FIG. 8 is a block diagram showing one embodiment of the substrate bias generating circuit according to the present invention. This figure is directed to a mode fixed type in which the substrate bias is fixed on / off. The control data such as the presence / absence of substrate bias application and the setting of the bias level is written in advance in the seventh flow, for example, and activated by activation of the external signal ST or the internal power-on signal PON. The presence / absence of application of the substrate bias VBP of the p-type well and the substrate bias VBN of the n-type well is selected corresponding to “0” and “1” of the switch circuit in the mode selection.
For example, in a single Vth LSI, the switch for setting the substrate bias voltage on or the substrate bias voltage off is switched by W (wafer) inspection result data (measurement result of Vth) by a program such as a flash memory. ) Is instructed by a tester or the like.
When the measurement result of Vth is high Vth, it is set to “1”, and VBP = Vdd is applied to the n-type well substrate and VBN = Vss (0 v) is applied to the p-type well substrate.
When the measurement result of Vth is low Vth, it is set to “0”, and VBP is applied to a voltage higher than Vdd to the n-type well substrate, and VBN is applied to the p-type well substrate (negative voltage) lower than Vss (0v). To be done. At this time, it is a matter of course that each bias voltage is set to an optimum VBN and VBP value. In other words, the bias voltages VBP and VBN are optimally set so as to compensate for process variations by the output level trimming circuit.
In a multi-Vth LSI having a high Vth and a low Vth, when the substrate bias is turned on for each of the N-channel MOSFET and the P-channel MOSFET in the high Vth region, for example, from 0 V to the vicinity thereof, the P-channel A bias voltage such as point A in FIG. 1 is supplied to an N-channel MOSFET in the low Vth region as Vdd to the vicinity thereof for the MOSFET, and similarly, the P-channel MOSFET corresponds to the point A. A bias voltage is supplied. That is, a bias voltage that minimizes the standby current is output.
In this embodiment, writing of control data for mode setting and trimming as described above is activated by inputting data D, control signal W, and address A and starting from the outside. The presence / absence of substrate bias application and the setting of the bias level may be self-excited by monitoring Vth or temperature.
FIG. 9 is a block diagram showing another embodiment of the substrate bias generating circuit according to the present invention. In this embodiment, a function for automatically controlling the operation of the substrate bias generating circuit is added in addition to the mode selection by the tester or the like shown in FIG.
In this embodiment, a monitor such as a temperature sensor and a threshold sensor is provided, and a substrate bias level adjustment circuit is also provided. In this embodiment, each operation mode setting of substrate bias on or substrate bias off is a result of monitoring environmental changes (temperature, Vth, etc.) of activation on / off of the oscillation circuit OSC or startup / on / off of the booster / negative voltage circuit. Thus, the output levels of the VBN and VBP values are also automatically switched.
For example, the standby current of a multi-Vth specification LSI is controlled as follows based on the single MOS characteristics. The standby operation mode is set from the wafer characteristics (such as MOSFET Vth) of the lot obtained from the scribe TEG or the like in the following 1-3 mode.
For each Vth region
(1) With substrate bias applied (substrate bias on mode)
(2) No substrate bias applied (substrate bias off mode)
(3) With / without substrate bias applied (on or off mode)
As a setting method, any one of (1), (2), and (3) is set in advance from the lot feature (mainly Vth) and the use environment (temperature).
The setting condition is monitored (Vth or temperature Ta is sensed), and whether or not the substrate bias VBB (VBP, VBN) is applied and the high side level or the low side level of the VBB (VBP, VBN) depth are set by the trimming circuit. To do. According to such setting, self-control is automatically performed so that the minimum standby current Isb value can be maintained.
Regarding the standby operation of the system, when the substrate bias on is a mode in which the substrate bias voltage is deepened to increase Vth, and the substrate bias off is in a mode in which the substrate bias is not applied, a potential higher than a set value in a predetermined operation state (for example, When Vth) or a current (for example, leak amount) level is detected, a transition is made to an operation mode of substrate bias on or substrate bias off. Alternatively, when a level below a predetermined value is detected, the transition is made.
FIG. 10 is a circuit diagram showing one embodiment of a charge pump circuit for generating a negative voltage used in the present invention. In this embodiment, although not particularly limited, P channel MOSFETs Q59 to Q66 are used. These P-channel MOSFETs are formed in the n-type well region.
A basic circuit of a pumping circuit that generates a negative voltage VBB is constituted by a capacitor C13 formed by using a MOS capacitor and MOSFETs Q61 and Q63. Capacitor C14 and MOSFETs Q62 and Q64 are similar basic circuits, but the input pulses OSC and OSCB have a reverse phase relationship that their active levels do not overlap with each other, and operate alternately according to the input pulses. An efficient charge pump operation is performed.
MOSFETs Q61 and Q63 may basically be in the form of a diode, but if this is done, level loss will occur by the threshold voltage. When the high level of the pulse signal OSC is a low voltage such as 3.3V, the pulse signal OSC substantially does not operate. Therefore, focusing on the fact that the MOSFET Q61 only needs to be turned on when the input pulse OSC is at a low level, the inverter Q61 is provided with an inverter circuit N10 that forms a pulse similar to the input pulse, a capacitor C11, and a switch MOSFET Q59 to be a negative voltage. Forming a control voltage. Thus, the negative potential of the capacitor C13 can be transmitted to the substrate voltage VBB side without level loss. The MOSFET Q59 is turned on when a negative voltage is formed by the other input pulse OSCB, and charges the capacitor C11. The capacitor C11 is a small-sized capacitor sufficient to form the control voltage for the MOSFET Q61.
The MOSFET Q63 is turned off at an early timing by receiving the high level output signal of the driving inverter circuit N13 that receives the other input pulse OSCB at the back gate (channel portion), thereby efficiently extracting the substrate potential. Similarly, the output signal of the driving inverter circuit N12 is supplied to the back gate of the MOSFET Q61, so that when charging the capacitor C13, the MOSFET Q61 is turned off at an early timing to minimize the leakage of the substrate potential VBB. . The control voltage supplied to the gate of the MOSFET Q62 corresponding to the other input pulse OSCB and the back gate voltage of the MOSFETs Q64 and Q62 are based on the pulse signal and the input pulse OSC formed by the inverter circuit N13 and the capacitor C14 that perform the same operation. The pulse signal formed by
MOSFETs Q59 and Q63 (Q60 and Q64) are provided with a MOSFET Q65 (Q66) for extracting the gate voltage at an early timing. This MOSFET Q65 (Q66) has a gate and drain connected in common to form a diode, and a back gate supplied with an output signal of a driving inverter circuit N12 (N13) receiving its input pulse OSC (OSCB). As a result, the switch is complementarily controlled with the MOSFET Q63 (Q64). Accordingly, when the output signal of the driving inverter circuit N12 (N13) changes to the low level in response to the input pulse OSC (OSCB), the MOSFET Q63 (Q64) can be quickly switched from the on state to the off state. The substrate potential can be extracted to a negative potential well.
FIG. 11 shows a circuit diagram of an embodiment of an oscillation circuit for forming an oscillation pulse supplied to the charge pump circuit. In this embodiment, a P-channel MOSFET Q68 and an N-channel MOSFET Q69 acting as resistance elements are connected in series to a P-channel MOSFET Q67 and an N-channel MOSFET Q70 constituting a CMOS inverter circuit, respectively, and the input capacitance of the next-stage CMOS inverter circuit In addition, a time constant circuit is configured to delay the signal. An odd number of these CMOS inverter circuits (five in the figure) are connected in cascade to form a ring oscillator.
In order to operate these ring oscillators intermittently, in other words, when the substrate voltage VBB (VBN) reaches a desired negative voltage (about −1.0 V), the operation of the oscillation circuit is stopped and the substrate voltage is stopped. A control circuit is provided to stabilize VBB and reduce power consumption. The signal DETA is a signal formed by a level sensor to be described next, and is set to a low level when it is determined that the substrate voltage VBB has reached a desired potential. Due to the low level of the signal DETA, the output signal that has passed through the inverter circuits N15 and N16 becomes a low level, and the N-channel MOSFET that is provided in the final stage CMOS inverter circuit constituting the ring oscillator and functions as a resistance element is turned off. At the same time, the P-channel MOSFET provided at the output terminal is turned on to forcibly fix the final stage output to the high level. Then, the outputs of the gate circuits G1 and G2 are set to high level, the output signal of the gate circuit G3 is set to low level, and the oscillation pulse OSC is fixed to low level and the oscillation pulse OSCB is fixed to high level.
The signal VBOSCSW is, for example, a signal that is set to a high level when the dynamic memory is set in a standby state. The high level of the signal VBOSCSW causes the gate circuit G1 to close the gate and open the gate circuit G2, thereby Instead of the relatively high frequency formed by the oscillator, the built-in self-refresh timer oscillation pulse SLOSC provided in the dynamic memory is used as the oscillation pulses OSC and OSCB supplied to the charge pump circuit. Also in the operation of the charge pump circuit at such a low frequency, the oscillation pulse OSC is fixed to the low level and the oscillation pulse OSCB is fixed to the high level so that the gate G2 closes the gate by the low level of the signal DETA. .
FIG. 12 shows a circuit diagram of an embodiment of the level sensor circuit for the negative voltage VBB (VBN). A constant current is formed by an N-channel MOSFET Q72 to which a constant voltage VREF0 is applied between the gate and source, and a reference current i1 is formed by a current mirror circuit based on the constant current. A substrate voltage VBB is supplied by connecting a plurality of N-channel MOSFETs in series in the current path. The plurality of series MOSFETs are provided with adjustment terminals and are used for adjustment of process variations of devices. That is, when the substrate voltage VBB is −1.0 V as described above, trimming is adjusted so that the current i2 flowing through the series MOSFET is balanced with the current i1. The balance of the current i2 flowing through the MOSFET Q76 and the current i1 is adjusted so that the source potential of the MOSFET Q76 matches the ground potential VSS. Two MOSFETs Q73 and Q74 are also connected in series to the N-channel current mirror circuit in order to enable adjustment of the reference current i1, and a selective source-drain short-circuit, that is, as described above The mirror current ratio is also adjusted by trimming.
When the substrate voltage VBB is smaller in absolute value than the set voltage, the source potential of the MOSFET Q76 becomes higher than the ground potential and the current i2 <i1 is satisfied. As a result, no current flows through the P-channel MOSFET Q77 provided in parallel with the P-channel MOSFET Q76 that supplies the reference current i1, and it corresponds to the current difference from the N-channel MOSFET Q78 that supplies the current corresponding to the current i1. Thus, the voltage vs is set to the low level. This low level signal vs is amplified by a CMOS inverter circuit composed of MOSFETs Q68 to Q71, and further output as a sense output DETA through the inverter circuit and the gate circuit G4.
Due to the high level of the sense output DETA, a current path is formed in parallel with the MOSFET Q78 so that the signal vs is pulled out to the lower level side. When the substrate potential VBB becomes larger than the desired voltage in absolute value, the current i2> i1 is reversed, and the difference between the currents flows to the P-channel MOSFET Q77 to raise the voltage vs to the high level side. To do. When the potential vs becomes higher than the logic threshold of the CMOS inverter circuit, the sense output DETA changes to a low level, which is fed back to turn off the N-channel MOSFET that pulls down the voltage vs to the low level side. The voltage vs is raised to a high level rapidly. With such a feedback circuit, the level determination by the CMOS inverter circuit has a hysteresis characteristic. By giving such a hysteresis characteristic, the intermittent operation of the oscillation circuit can be stably controlled, and the substrate voltage VBB can be stably set with respect to the set value.
The signal SETB is a signal that is temporarily set to high level immediately after the power is turned on. The sense output DETA is forcibly set to high level by the high level of the signal SETB to start the oscillation circuit. The voltages VSN and VSP are used as bias voltages for operating with low current consumption, such as a CMOS inverter circuit for determining the high level / low level of the voltage vs.
FIG. 13 is a block diagram showing still another embodiment of the substrate bias generating circuit according to the present invention. This figure shows an example in which the setting of the substrate bias on and substrate bias off modes is switched according to the monitoring result of the MOSFET gate off (standby) current. Depending on the gate off current value with and without substrate bias applied, the leakage current monitor circuit shifts to the substrate bias off mode even in the substrate bias on mode, stops the oscillation circuit OSC and the like, and generates the substrate bias voltage generation level. It works to suppress or stop. When the substrate bias is on, an optimum bias value is given by the output level trimming circuit so as to minimize the standby current value. That is, the Vdd leakage current corresponding to the bias voltages VBP and VBN is monitored, and the oscillation circuit, the booster circuit, and the negative voltage circuit are operated according to the result, so that the bias voltages VBP and VBN are changed to become the minimum value. It is something to control.
FIG. 14 shows a block diagram of an embodiment of the Vdd leakage current monitor circuit used in the embodiment of FIG.
A switch SW, a capacitor C, a leakage monitoring MOSFET QM, an inverter circuit N1 that determines the holding voltage of the capacitor C, and a timer circuit that performs an oscillation operation corresponding to the leakage current using the delay circuit DLY are configured. When the potential VC of the capacitor C is lower than the logic threshold voltage of the inverter circuit N1, the output signal S1 becomes high level, and the signal SW is set to high level through the delay circuit DLY to turn on the switch SW. As a result, the capacitor C is charged up by the power supply voltage VDD (or VCC). When the voltage VC rises due to this charge-up and exceeds the logic threshold voltage of the inverter circuit N1, the output signal S1 changes from the high level to the low level, the signal S2 is delayed to the low level by the delay circuit DLY, and the switch SW is turned off. Put it in a state.
Due to the OFF state of the switch SW, the voltage VC of the capacitor C decreases due to a leak current generated in the monitoring N-channel MOSFET QM. In this embodiment, the monitoring MOSFET QM is shown as one element, but it is constituted by a parallel connection of a plurality of MOSFETs so as to represent a large number of MOSFETs formed in the semiconductor integrated circuit device. This makes it possible to monitor an average leakage current that is not affected by process variations.
The counter CNT performs a predetermined oscillation pulse counting operation while the output signal S1 of the inverter circuit N1 is at a low level. The counting result is transferred to the register REG when the signal S1 changes to high level. When the signal S1 becomes low level, the counter CNT measures the time of the next cycle.
The comparison circuit CMP compares the count value A of the counter CNT with the count result B of the previous cycle held in the register REG. The substrate bias generation circuit VBN-G is operated until A> B, and the substrate bias voltage VBN is controlled to be deepened. When the determination result is A> B, it is determined that the substrate bias has increased beyond the characteristic minimum point in FIG. 1, and the operation of the substrate bias voltage VBN-G is stopped. And this is memorize | stored in a flip-flop etc., and the determination result of a comparator is inverted.
The characteristic that the determination result is A> B as described above is the characteristic on the right side of the point A (point B) in FIG. 1, and therefore the operation of the substrate bias voltage VBN-G is continuously stopped by B> A. It is necessary. That is, in the leak characteristic on the left side with respect to point A, the substrate bias voltage VBN-G is operated to increase the substrate bias voltage VBN under the condition of B> A, and the leak on the right side with respect to point A as a boundary. The characteristic is that the substrate bias voltage VBN-G is stopped and the substrate bias voltage VBN is made shallower under the condition of B> A.
The advantage of presetting whether the substrate bias is used as the on mode or the off mode for each chip, wafer or product is that there is a product that does not want to apply the substrate bias in the ASIC, and when the allowable range of Vth is wide Effective. The advantage of providing a temperature / process (Vth) sensor is that it is not necessary to reflect an actual measurement value such as Vth at the time of wafer inspection / probe inspection, so that the test time involved in the setting can be reduced.
This invention can extend battery life by reducing standby current when it is operated by battery voltage. Therefore, it is useful for various semiconductor integrated circuit devices constituting ASICs in PDAs, mobile phones, digital cameras, and notebook PCs.
Industrial applicability
The present invention provides a semiconductor integrated circuit device capable of reducing leakage current (DC current) during standby, such as a PDA operated by a battery voltage, a mobile phone, a digital camera, an ASIC in a notebook PC, and the like. It can be widely used in various semiconductor integrated circuit devices that require a reduction in the above.
[Brief description of the drawings]
FIG. 1 is a characteristic diagram for explaining the relationship between the substrate bias voltage VBB and the standby current Isb for explaining the present invention.
FIG. 2 is a schematic device structure sectional view showing an embodiment of an N-channel MOSFET used in the present invention.
FIG. 3 is a schematic diagram for explaining a metal silicide film leak in the MOSFET used in the present invention.
FIG. 4 is a block diagram showing an embodiment of a semiconductor integrated circuit device to which the present invention is applied.
FIG. 5 is a schematic element structure sectional view corresponding to the enlarged element pattern of FIG.
FIG. 6 is a characteristic diagram showing the relationship between the threshold voltage of the MOSFET and the standby current for explaining the present invention.
FIG. 7 is a flowchart showing one embodiment of a data writing method for setting the substrate bias.
FIG. 8 is a block diagram showing an embodiment of a substrate bias generating circuit according to the present invention.
FIG. 9 is a block diagram showing another embodiment of the substrate bias generating circuit according to the present invention.
FIG. 10 is a circuit diagram showing one embodiment of a charge pump circuit for generating a negative voltage used in the present invention,
FIG. 11 is a circuit diagram showing an embodiment of an oscillation circuit for forming an oscillation pulse supplied to the charge pump circuit of FIG.
FIG. 12 is a circuit diagram showing an embodiment of the level sensor for the negative voltage VBB (VBN) of FIG.
FIG. 13 is a block diagram showing still another embodiment of the substrate bias generating circuit according to the present invention.
FIG. 14 is a block diagram showing an embodiment of a monitor circuit for the Vdd leakage current of FIG.
FIG. 15 is a characteristic diagram for explaining the relationship between the threshold voltage and the channel leakage current for explaining the present invention.
FIG. 16 is a characteristic diagram for explaining the relationship between the substrate bias voltage and the total power for explaining the present invention.

Claims (17)

基板バイアス電圧の増加に反比例して減少するチャネルリーク電流及び比例して増加する接合リーク電流を持つＭＯＳ回路と、
上記ＭＯＳ回路に基板バイアス電圧を供給する基板バイアス回路と、
上記ＭＯＳ回路に対して所望の回路動作を行わせるアクティブモードと、かかる回路動作を停止させるスタンバイモードとを指示する制御信号とを受ける制御回路とを備え、
上記制御回路は、上記制御信号によりスタンバイモードが指示されたとき、上記チャネルリーク電流と接合リーク電流からなる全体のリーク電流値が最も小さくなる領域となるよう上記基板バイアス電圧の設定を行うことを特徴とする半導体集積回路装置。A MOS circuit having a channel leakage current that decreases in inverse proportion to an increase in the substrate bias voltage and a junction leakage current that increases in proportion to the channel bias current;
A substrate bias circuit for supplying a substrate bias voltage to the MOS circuit;
A control circuit for receiving an active mode for causing the MOS circuit to perform a desired circuit operation and a control signal for instructing a standby mode for stopping the circuit operation;
The control circuit sets the substrate bias voltage so that when the standby mode is instructed by the control signal, the entire leakage current value composed of the channel leakage current and the junction leakage current becomes a minimum region. A semiconductor integrated circuit device. 請求の範囲第１項において、
上記ＭＯＳ回路が所望の回路動作を行うアクティブモードにおいて、
上記基板バイアス回路は、上記回路動作に対応した基板バイアス電圧を出力するよう切り換えられるものであることを特徴とする半導体集積回路装置。In claim 1,
In the active mode in which the MOS circuit performs a desired circuit operation,
The semiconductor integrated circuit device, wherein the substrate bias circuit is switched to output a substrate bias voltage corresponding to the circuit operation. 請求の範囲第２項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。In claim 2,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate bias circuit is controlled so that the substrate bias voltage in the standby mode falls within a predetermined range of the substrate bias voltage. 請求の範囲第３項において、
上記基板バアイス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。In Claim 3,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate baice circuit has a trimming circuit so that the substrate bias voltage falls within a predetermined range. 請求の範囲第２項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。In claim 2,
The substrate bias voltage in the standby mode is set by detecting the leak current and controlling the substrate bias circuit so that the detected leak current value is minimized. . 請求の範囲第１項において、
上記ＭＯＳ回路は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され、
上記制御回路及び基板バイアス回路は、上記ＰチャネルＭＯＳＦＥＴの上記全体のリーク電流値が最も小さくなる領域となり、ＮチャネルＭＯＳＦＥＴの上記全体のリーク電流が最も小さくなる領域となるように、それぞれ対応して設けられるものであることを特徴とする半導体集積回路装置。In claim 1,
The MOS circuit is composed of a CMOS circuit composed of a P-channel MOSFET and an N-channel MOSFET,
The control circuit and the substrate bias circuit correspond to each other so that the entire leakage current value of the P-channel MOSFET becomes the smallest region and the entire leakage current value of the N-channel MOSFET becomes the smallest region. A semiconductor integrated circuit device, which is provided. 請求の範囲第２項において、
上記ＭＯＳ回路は、それが製造された結果として第１のしきい値電圧の範疇にはいるものと、上記第１のしきい値電圧よりも絶対値的に大きな第２のしきい値電圧の範疇にはいるもののいずれかに分けられ、
上記制御回路は、上記ＭＯＳ回路が第１のしきい値電圧の範疇にはいるものについてのみ上記動作が有効とされ、上記第２のしきい値電圧の範疇にはいるものについては上記動作が無効とされて、上記基板バイアス回路が上記アクティブモードと同じ基板バイアス電圧を出力することを特徴とする半導体集積回路装置。In claim 2,
The MOS circuit has a first threshold voltage as a result of the manufacture of the MOS circuit and a second threshold voltage that is larger in absolute value than the first threshold voltage. Divided into one that falls into the category,
The control circuit is effective only when the MOS circuit falls within the first threshold voltage range, and the control circuit operates when the MOS circuit falls within the second threshold voltage range. A semiconductor integrated circuit device, wherein the substrate bias circuit outputs the same substrate bias voltage as that in the active mode when disabled. 請求の範囲第２項において、
上記ＭＯＳ回路は、第１のしきい値電圧を持つように形成される第１回路と、上記第１のしきい値電圧よりも絶対値的に大きな第２のしきい値電圧を持つ第２回路とを含むことを特徴とする半導体集積回路装置。In claim 2,
The MOS circuit includes a first circuit formed so as to have a first threshold voltage, and a second circuit having a second threshold voltage whose absolute value is larger than the first threshold voltage. And a semiconductor integrated circuit device. 請求の範囲第８項において、
上記基板バイアス回路は、上記第１回路に対して相対的に深い基板バイアス電圧を供給する第１基板バイアス回路と、上記第２回路に対して相対的に浅い基板バイアス電圧を供給する第２基板バイアス回路を持つことを特徴とする半導体集積回路装置。In claim 8,
The substrate bias circuit includes a first substrate bias circuit that supplies a relatively deep substrate bias voltage to the first circuit, and a second substrate that supplies a relatively shallow substrate bias voltage to the second circuit. A semiconductor integrated circuit device having a bias circuit. 請求の範囲第８項において、
上記制御回路と基板バイアス回路は、上記第１回路に対応して設けられ、上記第２回路に対しては設けられないことを特徴とする半導体集積回路装置。In claim 8,
The semiconductor integrated circuit device, wherein the control circuit and the substrate bias circuit are provided corresponding to the first circuit and are not provided for the second circuit. 請求の範囲第１０項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。In claim 10,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate bias circuit is controlled so that the substrate bias voltage in the standby mode falls within a predetermined range of the substrate bias voltage. 請求の範囲第１１項において、
上記基板バイアス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。In claim 11,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate bias circuit has a trimming circuit so that the substrate bias voltage falls within a predetermined range. 請求の範囲第１０項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。In claim 10,
The substrate bias voltage in the standby mode is set by detecting the leak current and controlling the substrate bias circuit so that the detected leak current value is minimized. . 請求の範囲第８項において、
上記ＭＯＳ回路は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成され、
上記制御回路及び基板バイアス回路は、上記ＰチャネルＭＯＳＦＥＴの上記全体のリーク電流値が最も小さくなる領域となり、ＮチャネルＭＯＳＦＥＴの上記全体のリーク電流が最も小さくなる領域となるように、それぞれ対応して設けられるものであることを特徴とする半導体集積回路装置。In claim 8,
The MOS circuit is composed of a CMOS circuit composed of a P-channel MOSFET and an N-channel MOSFET,
The control circuit and the substrate bias circuit correspond to each other so that the entire leakage current value of the P-channel MOSFET becomes the smallest region and the entire leakage current value of the N-channel MOSFET becomes the smallest region. A semiconductor integrated circuit device, which is provided. 請求の範囲第１４項において、
上記スタンバイモードにおける上記基板バイアス電圧は、予め決められた基板バイアス電圧の範囲に納まるよう上記基板バイアス回路を制御することを特徴とする半導体集積回路装置。In claim 14,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate bias circuit is controlled so that the substrate bias voltage in the standby mode falls within a predetermined range of the substrate bias voltage. 請求の範囲第１５項において、
上記基板バアイス回路は、基板バイアス電圧が所定の範囲に納まるようなトリミング回路を有するものであることを特徴とする半導体集積回路装置。In claim 15,
2. The semiconductor integrated circuit device according to claim 1, wherein the substrate baice circuit has a trimming circuit so that the substrate bias voltage falls within a predetermined range. 請求の範囲第１４項において、
上記スタンバイモードにおける上記基板バイアス電圧は、上記リーク電流を検知し、かかる検知されたリーク電流値が最小になるよう上記基板バイアス回路を制御することにより設定されることを特徴とする半導体集積回路装置。In claim 14,
The substrate bias voltage in the standby mode is set by detecting the leak current and controlling the substrate bias circuit so that the detected leak current value is minimized. .
JP2004502355A 2002-04-30 2002-04-30 Semiconductor integrated circuit device Pending JPWO2003094235A1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2002/004323 WO2003094235A1 (en) 2002-04-30 2002-04-30 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JPWO2003094235A1 true JPWO2003094235A1 (en) 2005-09-08

Family

ID=29287940

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004502355A Pending JPWO2003094235A1 (en) 2002-04-30 2002-04-30 Semiconductor integrated circuit device

Country Status (3)

Country Link
JP (1) JPWO2003094235A1 (en)
TW (1) TW595007B (en)
WO (1) WO2003094235A1 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4744807B2 (en) * 2004-01-06 2011-08-10 パナソニック株式会社 Semiconductor integrated circuit device
JP4337709B2 (en) 2004-11-01 2009-09-30 日本電気株式会社 Semiconductor integrated circuit device
JP2007281934A (en) * 2006-04-07 2007-10-25 Nec Electronics Corp Semiconductor relay
GB2457752B (en) * 2006-06-30 2010-05-05 Intel Corp Leakage power estimation
JP2008085571A (en) * 2006-09-27 2008-04-10 Nec Electronics Corp Semiconductor integrated circuit
WO2008047416A1 (en) 2006-10-18 2008-04-24 Spansion Llc Voltage detecting circuit
JP5251190B2 (en) * 2008-03-19 2013-07-31 富士通株式会社 Semiconductor device
JP2009295225A (en) * 2008-06-04 2009-12-17 Toppan Printing Co Ltd Delay pulse generating circuit and semiconductor memory
WO2010146640A1 (en) * 2009-06-15 2010-12-23 パナソニック株式会社 Semiconductor integrated circuit device and electronic equipment
KR101116501B1 (en) 2010-05-07 2012-02-24 에스비리모티브 주식회사 Rechargeable secondary battery having improved safety against puncture and collapse
KR101222311B1 (en) * 2010-06-14 2013-01-15 로베르트 보쉬 게엠베하 Rechargeable battery
JP2015220632A (en) * 2014-05-19 2015-12-07 ソニー株式会社 Semiconductor device and mos transistor control method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5989031A (en) * 1982-11-12 1984-05-23 Toshiba Corp Substrate bias generating circuit
JPH02199863A (en) * 1989-01-30 1990-08-08 Nec Corp Semiconductor device
JP3732914B2 (en) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ Semiconductor device
JP2000223586A (en) * 1999-02-02 2000-08-11 Oki Micro Design Co Ltd Semiconductor integrated circuit
JP4632483B2 (en) * 2000-05-19 2011-02-16 ルネサスエレクトロニクス株式会社 Semiconductor integrated circuit

Also Published As

Publication number Publication date
TW595007B (en) 2004-06-21
WO2003094235A1 (en) 2003-11-13

Similar Documents

Publication Publication Date Title
JP4820571B2 (en) Semiconductor device
US6990031B2 (en) Semiconductor memory device control method and semiconductor memory device
US7180794B2 (en) Oscillating circuit, booster circuit, nonvolatile memory device, and semiconductor device
US9171856B2 (en) Bias generator for flash memory and control method thereof
US7274247B2 (en) System, method and program product for well-bias set point adjustment
US7436206B2 (en) Semiconductor integrated circuit
US7492206B2 (en) Level shifter with reduced leakage current and block driver for nonvolatile semiconductor memory device
CN105719686B (en) Semiconductor integrated circuit device and wearable device
US7099223B2 (en) Semiconductor memory device
US8471537B2 (en) Low power high voltage regulator for non-volatile memory device
JPWO2003094235A1 (en) Semiconductor integrated circuit device
JP2000155617A (en) Inner voltage generation circuit
US7782123B2 (en) Semiconductor integrated circuit
US20030201820A1 (en) Bias voltage generating circuit and semiconductor integrated circuit device
JP2002373942A (en) Semiconductor integrated circuit
US7714637B2 (en) Negative potential discharge circuit and method thereof
KR100990144B1 (en) Semiconductor device and operation method thereof
US20100109723A1 (en) Power-up signal generating circuit and integrated circuit using the same
JP6764331B2 (en) Voltage monitoring circuit and semiconductor device
US6388924B1 (en) Semiconductor integrated device and electronic apparatus mounted with the device
US20130135039A1 (en) Internal power supply circuit, semiconductor device, and manufacturing method of semiconductor device
TWI408691B (en) Internal voltage generator
US6472924B1 (en) Integrated semiconductor circuit having analog and logic circuits
US8120971B2 (en) Internal source voltage generating circuit of semiconductor memory device
US20030122590A1 (en) Low voltage detector

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090225