JPS6412131B2

JPS6412131B2 -

Info

Publication number: JPS6412131B2
Application number: JP10901183A
Authority: JP
Inventors: Garo Kokuryo
Original assignee: Hitachi Denshi KK
Current assignee: Hitachi Denshi KK
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1989-02-28
Also published as: JPS601928A

Description

[Detailed description of the invention]

〔発明の技術分野〕本発明は、データ信号等の伝送に用いられる変
復調装置において、トレーニング信号の受信状態
を切替えるために適用される受信制御方式に関す
るものである。〔従来技術〕変復調装置（以下、モデム）においては、受信
側における自動利得設定、タイミング信号の同期
設定、搬送波の位相設定、および、自動等化器の
タツプ係数設定等を制御する目的上、データ信号
の送信に先立ち、送信側からトレーニング信号を
送信することが行なわれており、CCITT 、
27terの勧告によれば、回線接続の直後は長時間
のトレーニング信号を送信し、その後は、短期間
のトレーニング信号を送信するものとなつてい
る。すなわち、受信側における自動等化器のタツプ
係数設定は、接続された伝送回線の伝送特性に応
じて定められ、大きな等化量を必要とする場合に
は、タツプ係数の設定に比較的長時間を要する反
面、一旦、タツプ係数が設定されゝば、伝送回線
の特性に大きな変更のない限り、タツプ係数の設
定は短時間により十分な等化引込みができるもの
となるため、前述のとおりに勧告されている。第１図は、トレーニング信号の送受信状況を示
す図であり、起呼局側のモデムMDM₁において
は、これに接続された端末機器等からの送信要求
信号に応じ、送信T₁により、まず、長トレーニ
ング信号LTS₁の送信を行ない、これ以降は、短
トレーニング信号STS₁が送信要求信号の生ずる
度毎に送信されるものとなつている。また、被呼局側のモデムMDM₂においては、
受信R₂により、各トレーニング信号LTS₁，
STS₁を受信するが、同様の送信要求信号に応じ、
まず、長トレーニング信号LTS₂を送信T₂により
送信し、これ以降は、送信要求信号の生ずる度毎
に短トレーニング信号STS₂が送信され、これら
が、モデムMDM₁の受信R₁により受信されるも
のとなつている。なお、送信T₁，T₂は、長トレーニング信号
LTS₁，LTS₂の送信状態Ｌから、短トレーニング
信号STS₁，STS₂の送信状態Ｓへ自動的に切替る
と共に、受信R₁，R₂も、長トレーニング信号
LTS₂，LTS₁の受信状態Ｌから、短トレーニング
信号STS₂，STS₁の受信状態Ｓへ自動的に切替る
ものとなつている。次表は、上述の勧告による各トレーニング信号
LTS，STSの構成を示し、長，短に応じて各セ
グメントのS.I.（Symbol lnterval.）が定められて
いる。 [Technical Field of the Invention] The present invention relates to a reception control method applied to switch the reception state of a training signal in a modulation/demodulation device used for transmitting data signals and the like. [Prior Art] In a modem (hereinafter referred to as a modem), data is transmitted for the purpose of controlling automatic gain setting, timing signal synchronization setting, carrier phase setting, automatic equalizer tap coefficient setting, etc. on the receiving side. Prior to signal transmission, training signals are transmitted from the transmitting side, and CCITT,
According to 27ter's recommendations, a long-term training signal is to be transmitted immediately after the line is connected, and a short-term training signal is to be transmitted thereafter. In other words, the tap coefficient setting of the automatic equalizer on the receiving side is determined according to the transmission characteristics of the connected transmission line, and if a large amount of equalization is required, it may take a relatively long time to set the tap coefficient. On the other hand, once the tap coefficient is set, unless there is a major change in the characteristics of the transmission line, the tap coefficient setting will allow sufficient equalization to be achieved in a short period of time, so it is recommended as described above. has been done. FIG. 1 is a diagram showing the transmission and reception status of training signals. In modem MDM ₁ on the calling station side, in response to a transmission request signal from a terminal device etc. connected to it, first, by transmission T ₁ , The long training signal LTS ₁ is transmitted, and from then on, the short training signal STS ₁ is transmitted every time a transmission request signal occurs. In addition, in the modem MDM ₂ on the called station side,
By receiving R ₂ each training signal LTS ₁ ,
STS ₁ is received, but in response to a similar request-to-send signal,
First, a long training signal LTS ₂ is transmitted by the transmitter T ₂ , and from then on, a short training signal STS ₂ is transmitted every time a request to transmit signal occurs, and these are received by the receiver R ₁ of the modem MDM ₁ . It has become a thing. Note that transmission T ₁ and T ₂ are long training signals
The transmission state L of LTS ₁ and LTS ₂ is automatically switched to the transmission state S of short training signals STS ₁ and STS ₂ , and the reception R ₁ and R ₂ are also changed to the long training signals.
The reception state L of LTS ₂ and LTS ₁ is automatically switched to the reception state S of short training signals STS ₂ and STS ₁ . The following table lists each training signal according to the recommendations above.
It shows the configuration of LTS and STS, and the SI (Symbol lnterval.) of each segment is determined depending on its length or shortness.

[Summary of the invention]

本発明は、従来のかゝる欠点を根本的に解決す
る目的を有し、第１のセグメントを検出した後、
これについで第２のセグメントを検出した結果に
基づき、受信状態の切替えを行なうものとして構
成した変復調装置の受信制御方式を提供すると共
に、第１のセグメントを検出した後、これについ
で第３のセグメントを検出した結果に基づき、受
信状態の切替えを行なうものとして構成した変復
調装置の受信制御方式を提供するものである。〔実施例〕以下、実施例を示す第３図以降により本発明の
詳細を説明する。第３図は、第１発明と対応するブロツク図であ
り、モデムの回線端子側へ挿入される回線網制御
ユニツト（以下、NCU）によりモデムへ伝送回
線が接続されると、NCUから与えられる接続信
号CMLが“１”となり、インバータINの出力が
“０”へ転じ、フリツプフロツプ回路（以下、
FFC）FF₁のリセツト状態が解除されると共に、
Ｄ形のFFC・FF₂が未だリセツト状態のため、出
力が“１”であり、これと接続信号CMLとが
入力へ与えられているNANDゲートＧの出力が
“０”へ転じ、Ｄ形のFFC・FF₃がリセツトされ
る。たゞし、クロツクパルス状の受信タイミング信
号RTが“１”となれば、FFC・FF₂がセツトさ
れ、出力が“０”へ転ずるため、NANDゲー
トＧの出力は“１”となり、以後この状態を維持
することにより、FFC・FF₃のリセツト状態が解
除される。以上の状態において、まず長トレーニング信号
LTSのセグメントが到来し、第２図ｃの周波
数特性を有する波器を用いた検出回路により検
出されると、検出信号DSが“１”として与えら
れるため、これに応じてFFC・FF₁がセツトさ
れ、出力Ｑを“１”とし、これをFFC・FF₃のデ
ータ入力Ｄへ与える。ついで、セグメントが到来し、これの位相が
位相弁別回路により弁別されると、位相180゜のと
き“１”、位相0゜のとき“０”の弁別信号DPとな
り、シフトレジスタSRGのデータ入力Ｄへ与え
られ、クロツクパルス状の変調タイミング信号
MTに応じてシフトが行なわれるため、セグメン
トの疑以ランダムパターンにしたがつたbit列
がシフトレジスタSRGへ蓄積される。一方、あらかじめ定められた疑以ランダムパタ
ーンと対応するbit列を発生するコード発生回路
CDGが設けてあり、これの出力とシフトレジス
タSRGの並列出力とがマグニチユード・コンパ
レータ等の照合回路REFへ与えられているため、
両者が一致すれば、同回路から一致信号が“１”
として生じ、これによつてFFC・FF₃がセツトさ
れ、出力Ｑを“１”へ転ずる。したがつて、セグメントに特有の周波数スペ
クトラムを検出した結果、検出信号DSが生じた
後、これについで、セグメントの疑以ランダム
パターンを検出した結果、一致信号が生ずれば、
FFC・FF₃の出力Ｑが“１”となつたうえ、制御
信号CSとして送出されるものとなり、これを用
いて受信状態を短トレーニング信号STSと対応
する状態へ切替えることができる。第４図ａはスクランブラのブロツク図、同図ｂ
はデスクランブラのブロツク図を示し、いずれ
も、ステイジS₁〜S₇、S₁₁〜S₁₇からなるシフトレ
ジスタと、加算器ADD₁、ADD₂、ADD₁₁、
ADD₁₂とにより構成され、入力IN₁から送信デー
タを与えれば、出力OUT₁からスクランブルされ
た送信データが送出され、これを入力IN₂へ与え
ると、出力OUT₂から元の送信データが得られる
ものとなつている。また、ｂのデスクランブラは自己同期形であ
り、スクランブラとデスクランブラとの各ステイ
ジS₁〜S₇とS₁₁〜S₁₇により保持されている初期値
が、スクランブラとデスクランブラとの間におい
て異なつていても、ステイジS₁〜S₇の数に相当す
るbit数のデータを入力IN₂から与えれば、自ずか
らスクランブラ側と同期状態が成立するものとな
つている。すなわち、例えば、伝送速度が4800b／ｓ
（1600baud）の場合、1S.I当り3bitであり、セグ
メントでは、３（bit／S.I）×８（S.I）＝24（bit）
が入力IN₃へ与えられ、この例ではステイジ数が
７のため、最初の7bitと対応する出力は不特定で
あるが、その後の24（bit）−７（bit）＝17（bit）は
正しく、上表のとおり、連続した“１”が送信さ
れるのに応じ、17bit連続した“１”が所定コー
ドとして得られるものとなる。第５図は、以上のデスクランブラを用いること
を前提とした場合の第２発明と対応する実施例を
示すブロツク図であり、インバータIN、FFC・
FF₁〜FF₃、および、NANDゲートＧ等の構成は
第３図と同様であるが、所定コードの検出に
17bitのカウンタCUTを用いており、受信タイミ
ング信号RTをカウントし、カウントアツプによ
り出力OUTから“１”を送出するものとなつて
いる。たゞし、第４図ｂの出力OUT₂から受信々号
RDが与えられ、これが“０”となればカウンタ
CUTがリセツトされるものとなつており、長ト
レーニング信号LTSのセグメントが到来し、
上述のとおり17bit連続した“１”が受信信号RD
として与えられなければ、カウンタCUTはカウ
ントアツプを行なわないのに対し、17bit連続し
て“１”が与えられゝば、カウントアツプを行な
うものとなつている。このため、接続信号CMLが“１”として与え
られてから、セグメントの検出信号DSが“１”
として与えられ、ついで、セグメントの到来に
応じてカウンタCUTがカウントアツプし、デス
クランブラの出力が所定コードとして検出されゝ
ば、FFC・FF₃がセツトされ、制御信号CSを
“１”として送出するものとなり、第３図と同様
の結果が得られる。したがつて、長トレーニング信号LTSのセグ
メントを検出し、かつ、これについて、同様の
セグメントまたはを検出した後に受信状態の
切替えが行なわれるものとなり、伝送回線へ交換
機等から混入する雑音成分または、漏話等により
混入する音声成分を検出することが阻止され、誤
切替えが排除されるため、受信側の自動等化器に
対するタツプ係数の設定状況等が正確となり、誤
切替えの発生により回線接続状態を再設定する等
の手間が省略され、データ信号等の送受信運用効
率が向上する。たゞし、FFC・FF₂およびNANDゲートＧは、
微分動作を行なうものであるため、他の微分回路
へ置換してもよく、シフトレジスタSRGの代り
にメモリ等を用いても同様であり、カウンタ
CUTのビツト数は条状に応じて定めればよいと
共に、第３図および第５図と同等の機能をマイク
ロプロセツサ等により実現してもよい等、種々の
変形が自在である。〔発明の効果〕以上の説明により明らかなとおり本発明によれ
ば、受信側における短トレーニング信号の受信状
態への切替えが確実となり、自動等化器のタツプ
係数設定状況等が正確化され、常に安定なデータ
信号の受信が行なわれるものとなるため、長期間
と短期間とのトレーニング信号を用いるモデムに
おいて顕著な効果が得られる。 The present invention has the purpose of fundamentally solving the conventional drawbacks, and after detecting the first segment,
The present invention provides a reception control method for a modulation/demodulation device configured to switch the reception state based on the result of detecting the second segment. The present invention provides a reception control method for a modulation/demodulation device configured to switch the reception state based on the result of segment detection. [Example] The details of the present invention will be explained below with reference to FIG. 3 and subsequent figures showing an example. FIG. 3 is a block diagram corresponding to the first invention, and when a transmission line is connected to the modem by a line network control unit (hereinafter referred to as NCU) inserted into the line terminal side of the modem, a connection is given from the NCU. The signal CML becomes "1", the output of the inverter IN changes to "0", and the flip-flop circuit (hereinafter referred to as
FFC) The reset state of FF ₁ is released, and
Since the FFC/FF ₂ of the D type is still in the reset state, the output is "1", and the output of the NAND gate G to which this and the connection signal CML are applied to the input changes to "0", and the output of the NAND gate G changes to "0". FFC/FF ₃ is reset. However, when the clock pulse-shaped reception timing signal RT becomes "1", FFC/FF ₂ is set and the output changes to "0", so the output of the NAND gate G becomes "1", and this state will remain from then on. By maintaining , the reset state of FFC/FF ₃ is released. In the above state, first, the long training signal
When an LTS segment arrives and is detected by a detection circuit using a wave detector having the frequency characteristics shown in Figure 2c, the detection signal DS is given as "1", so FFC and FF ₁ are set accordingly. The output Q is set to "1" and this is applied to the data input D of FFC/ _FF3 . Next, when a segment arrives and its phase is discriminated by the phase discrimination circuit, the discrimination signal DP becomes "1" when the phase is 180 degrees and "0" when the phase is 0 degrees, and the data input D of the shift register SRG is output. A clock pulse-like modulation timing signal is given to
Since the shift is performed according to MT, a bit string according to a pseudo-random pattern of the segment is stored in the shift register SRG. On the other hand, a code generation circuit that generates a bit string corresponding to a predetermined pseudo-random pattern
A CDG is provided, and the output of this and the parallel output of the shift register SRG are given to a reference circuit REF such as a magnitude comparator.
If both match, the match signal is “1” from the same circuit.
This causes _FFC.FF3 to be set and the output Q to be turned to "1". Therefore, if a detection signal DS is generated as a result of detecting a frequency spectrum specific to a segment, and then a matching signal is generated as a result of detecting a pseudorandom pattern of the segment,
The output Q of FFC/FF ₃ becomes "1" and is also sent out as a control signal CS, which can be used to switch the reception state to a state corresponding to the short training signal STS. Figure 4a is a block diagram of the scrambler, Figure 4b
shows a block diagram of a descrambler, which includes a shift register consisting of stages S ₁ to S ₇ and S ₁₁ to S ₁₇ , and adders ADD ₁ , ADD ₂ , ADD ₁₁ ,
ADD ₁₂ , if you apply transmission data from input IN ₁ , the scrambled transmission data will be sent from output OUT ₁ , and if you apply this to input IN ₂ , you will get the original transmission data from output OUT ₂ . It has become a thing. Moreover, the descrambler b is a self-synchronizing type, and the initial values held by each stage S ₁ to S ₇ and S ₁₁ to S ₁₇ of the scrambler and descrambler are Even if they are different, if data of the number of bits corresponding to the number of stages S ₁ to _{S 7} is supplied from the input IN ₂ , a synchronized state with the scrambler side is automatically established. That is, for example, if the transmission speed is 4800 b/s
(1600baud), it is 3 bits per 1 S.I, and in the segment, 3 (bit/SI) x 8 (SI) = 24 (bit)
is given to input IN ₃ , and in this example, the number of stages is 7, so the output corresponding to the first 7 bits is unspecified, but the subsequent 24 (bit) - 7 (bit) = 17 (bit) is correct. , as shown in the table above, in response to the transmission of consecutive "1"s, 17 bits of consecutive "1"s are obtained as the predetermined code. FIG. 5 is a block diagram showing an embodiment corresponding to the second invention on the premise that the descrambler described above is used.
The configurations of FF ₁ to FF ₃ , NAND gate G, etc. are the same as in Figure 3, but they are
A 17-bit counter CUT is used to count the reception timing signal RT and send out "1" from the output OUT when the count is up. However, the received signals from output OUT ₂ in Figure 4b
If RD is given and it becomes “0”, the counter
CUT is to be reset and a segment of the long training signal LTS arrives,
As mentioned above, 17 bits of consecutive “1” are the received signal RD
If 17 bits are not given as "1", the counter CUT will not count up, but if 17 bits are given as "1" continuously, it will count up. Therefore, after the connection signal CML is given as "1", the segment detection signal DS becomes "1".
Then, in response to the arrival of a segment, the counter CUT counts up, and if the output of the descrambler is detected as a predetermined code, FFC/FF ₃ is set and the control signal CS is set to "1" and sent out. The result is similar to that shown in Fig. 3. Therefore, the reception state is switched after a segment of the long training signal LTS is detected and a similar segment is detected, and noise components or crosstalk that enter the transmission line from the exchange etc. Since the detection of mixed audio components is prevented and erroneous switching is eliminated, the setting status of the tap coefficient for the automatic equalizer on the receiving side becomes accurate, and the line connection status is not restarted due to the occurrence of erroneous switching. The trouble of setting etc. is omitted, and the operational efficiency of transmitting and receiving data signals etc. is improved. However, FFC/FF ₂ and NAND gate G are
Since it performs a differential operation, it may be replaced with another differentiating circuit, and it is also possible to use a memory etc. in place of the shift register SRG.
The number of bits of CUT may be determined according to the strip shape, and various modifications may be made, such as realizing functions equivalent to those in FIGS. 3 and 5 using a microprocessor or the like. [Effects of the Invention] As is clear from the above explanation, according to the present invention, the switching to the receiving state of the short training signal on the receiving side is ensured, and the tap coefficient setting status of the automatic equalizer is made accurate, and the tap coefficient settings etc. of the automatic equalizer are always Since data signals can be received stably, a remarkable effect can be obtained in modems that use long-term and short-term training signals.

[Brief explanation of drawings]

第１図はトレーニング信号の送受信状況を示す
図、第２図ａはデータ信号を伝送時の周波数スペ
クトラムを示す図、同図ｂはトレーニング信号の
セグメントを伝送時の周波数スペクトラムを示
す図、同図ｃはセグメントの検出に用いる波
器の周波数特性を示す図、第３図は第１発明と対
応する実施例のブロツク図、第４図ａはスクラン
ブラのブロツク図、同図ｂはデスクランブラのブ
ロツク図、第５図は第２発明と対応する実施例の
ブロツク図である。 MDM₁，MDM₂……モデム（変復調装置）、
LTS₁，LTS₂……長トレーニング信号（長期間の
トレーニング信号）、STS₁，STS₂……短トレー
ニング信号（短期間のトレーニング信号）、IN…
…インバータ、FF₁〜FF₃……FFC（フリツプフ
ロツプ回路）、Ｇ……NANDゲート、SRG……シ
フトレジスタ、CDG……コード発生回路、REF
……照合回路、CUT……カウンタ。 Figure 1 is a diagram showing the transmission and reception status of training signals, Figure 2a is a diagram showing the frequency spectrum when transmitting a data signal, Figure 2b is a diagram showing the frequency spectrum when transmitting segments of the training signal, Figure 2a is a diagram showing the frequency spectrum when transmitting a segment of the training signal, FIG. 3 is a block diagram of an embodiment corresponding to the first invention, FIG. 4 a is a block diagram of a scrambler, and FIG. 4 b is a diagram of a descrambler. Block Diagram FIG. 5 is a block diagram of an embodiment corresponding to the second invention. MDM ₁ , MDM ₂ ...modem (modulator/demodulator),
LTS ₁ , LTS ₂ ...Long training signal (long-term training signal), STS ₁ , STS ₂ ...Short training signal (short-term training signal), IN...
...Inverter, FF ₁ to FF ₃ ...FFC (flip-flop circuit), G...NAND gate, SRG...Shift register, CDG...Code generation circuit, REF
...Verification circuit, CUT...Counter.

Claims

[Claims] 1. A first segment consisting of a signal that repeats phase inversion, a second segment consisting of a predetermined pseudo-random pattern signal, and a third segment consisting of a signal for descrambler synchronization, respectively. In the modulation/demodulation device, the modulation/demodulation device receives long-term and short-term training signals consisting of a long-term training signal, and switches to a receiving state of the short-term training signal after receiving the long-term training signal, wherein the first segment The switching to the short-term training signal reception state is performed based on the result of detecting a unique frequency spectrum included in the second segment and the result of detecting a pseudo-random pattern of the second segment following the detection result. A reception control method for a modem device, characterized in that: 2. Long-term and short-term periods each consisting of a first segment consisting of a signal that repeats phase inversion, a second segment consisting of a pseudo-random pattern signal, and a third segment consisting of a signal for descrambler synchronization. Detecting a unique frequency spectrum included in the first segment in a modulation/demodulation device that receives a training signal from the first segment and switches to a short-term training signal reception state after receiving the long-term training signal. and the result that the output of the descrambler by the third segment following the detection result is detected as a predetermined code, the switching to the short-term training signal reception state is performed. Receiving control method for modem equipment.