JPS6384219A - Lock/unlock detection circuit for delay locked loop - Google Patents
Lock/unlock detection circuit for delay locked loopInfo
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- JPS6384219A JPS6384219A JP61228292A JP22829286A JPS6384219A JP S6384219 A JPS6384219 A JP S6384219A JP 61228292 A JP61228292 A JP 61228292A JP 22829286 A JP22829286 A JP 22829286A JP S6384219 A JPS6384219 A JP S6384219A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスペクトラム拡散通信方式の同期保持に使用さ
れる遅延ロックドループ（以下、ＤＬＬと記す）のロッ
ク・アンロック検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a lock/unlock detection circuit for a delay locked loop (hereinafter referred to as DLL) used for maintaining synchronization in a spread spectrum communication system.
（従来技術）
スペクトラム拡散過方式のＤＬＬ部のロック・アンロッ
クを検出することは、ＤＬＬのＰＮ符号発生器の同期制
御等の九めに重要である。従来においては、 ＤＬＬの
ロック・アンロック検出を逆拡散後の検波出力で行なう
場合には、専用の狭帯域のバンド／ぐスフイル又および
包絡線検波器を設けて包絡検波器の出力からロック・ア
ンロック信号を得たり、ま友はＤＬＬを構成している包
絡線検波器の出力からロック・アンロックを検出するこ
とも行なわれている。(Prior Art) Detecting lock/unlock of a DLL section using a spread spectrum method is important for synchronization control of a PN code generator of a DLL. Conventionally, when lock/unlock detection of a DLL is performed using the detection output after despreading, a dedicated narrowband band/gas file and an envelope detector are installed to detect lock/unlock from the output of the envelope detector. It is also possible to obtain an unlock signal or detect lock/unlock from the output of an envelope detector that constitutes the DLL.
（発明が解決しようとする問題点）
上記の如き従来例の前者によるときはＤＬＬ ？構成す
るパントノ！スフィルタおよび包絡線検波器の他に、ロ
ック、アンロック検出の友めにの狭帯域のバンド／臂ス
フィルタおよび包路線検波器？別途必要とする間Ｕ点が
あつ之。(Problem to be Solved by the Invention) In the former case of the above conventional example, is it a DLL? Pantono to compose! In addition to filters and envelope detectors, what about narrow band/arm filters and envelope detectors for lock and unlock detection? There will be a U point if you need it separately.
また、前記し次従来例の後者によるときは一方の包絡線
検波器の出力、すなわち一方の相関検波出力のみを取っ
ているため他方の包絡線検波器の出力、すなわち他方の
相関検波出力にかかわらず、ロック・アンロックが検出
されること罠なって、安定なロック状態に入る前にロッ
ク状態であると検出されてしまったりする、検出が不確
実な問題点があった。In addition, in the case of the latter of the conventional example described above, since only the output of one envelope detector, that is, the correlation detection output of one side, is taken, the output of the other envelope detector, that is, the correlation detection output of the other side, is taken. First, there is a problem in that the detection of lock/unlock is uncertain, such as a lock state being detected before entering a stable lock state.
本発明は上記にかんがみなされ友もので、上記の問題点
を解決して、簡単な構成で確実にロック・アンロック状
態を検出することのできる遅延ロックループのロック検
出回路を提供することを目的とする。The present invention has been made in view of the above, and an object of the present invention is to provide a lock detection circuit for a delay locked loop that can solve the above problems and reliably detect the locked/unlocked state with a simple configuration. shall be.
（問題点を解決するための手段）
本発明は上記の問題点を解消するために、次の如く構成
した。(Means for Solving the Problems) In order to solve the above problems, the present invention is configured as follows.
ＤＬＬ内の第１相関検波出力を入力とする第１のコン・
やレータと、前記ＤＬＬ内の第２相関検波出力を入力と
する第２のコン／４レータと、第１のコンミ４レータの
出力と第２のコン／４レータの出力とを入力とするアン
ドダートとを備え、該アンドｒ −トの出力にともなっ
てロック・アンロック信号を得るようにした。A first controller inputs the first correlation detection output in the DLL.
a second comp/4 regulator which receives the second correlation detection output in the DLL as input; A lock/unlock signal is obtained in conjunction with the output of the ANDr-t.
（作用）
上記の如く構成し九本発明において、第１相関検波出力
が第１のコンｉやレータのスレシュホールドレベル以上
となり、かつ第２相関検波出力が第２のコンパレータの
スレシュホールドレベル以上となったとき、アンド？−
）はロック信号を出力する。(Function) In the present invention constructed as described above, the first correlation detection output is equal to or higher than the threshold level of the first comparator and the second correlation detection output is equal to or higher than the threshold level of the second comparator. When it becomes, and? −
) outputs a lock signal.
したがって、第１相関検波出力ま九は第２相関検波出力
の何れか一方が低く、第１のまたは第２のコン・臂レー
タが出力を発生しないときはロック信号が得られず、ロ
ックが安定状態に入る前にロック信号が出力されるよう
なことはなくなる。Therefore, when either the first correlation detection output or the second correlation detection output is low and the first or second controller does not generate an output, a lock signal cannot be obtained and the lock is stable. A lock signal will no longer be output before entering the state.
さらにまた、ＤＬＬ内の第１および第２相関検波出力を
第１のおよび第２のコン／４レータに供給するようにし
ている九め、ロック・アンロック検出のためにＤＬＬの
バンド／９スフイルタおよび包路線検波器以外にバンド
Ｉタスフィルタおよび包絡線検波器を必要とすることも
ない。Furthermore, the first and second correlation detection outputs in the DLL are supplied to the first and second converters/fourth converter. Also, there is no need for a band I-tass filter or an envelope detector other than the envelope detector.
（発明の実施例） 以下、本発明を実施例により説明する。(Example of the invention) The present invention will be explained below with reference to Examples.
第１図は本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
第１図において、ｌはＤＬＬを構成している。In FIG. 1, l constitutes a DLL.
受信したスペクトラム拡散信号はＤＬＬを構成する乗算
器１１．１２に供給し、後記するＰＮ符号発生器１３の
ｎビット目、（ｎ−１）ビット目の出力を乗算し、乗算
器１１．１２の出力はパントノ母スフィルタ１５．１６
’？それぞれ各別に介して包絡線検波器１７．１８に供
給して包絡線検波し、包路線検波器１７の出力から包絡
線検波器１８の出力が減算増幅器１９にて減算増幅され
、減算増幅出力はループフィルタ２０ｆ介して電圧制御
発振器２１に印加して電圧制御発振器２１の出力発振周
波数を制御し、電圧制御発振器発振出力をクロックとし
ｑＰＮ符号発生器からＰＮ符号を順次出力して、スペク
トル拡散信号の同期保持がなされる。The received spread spectrum signal is supplied to multipliers 11.12 constituting the DLL, multiplied by the outputs of the n-th and (n-1)th bits of the PN code generator 13, which will be described later, and the output of the multipliers 11.12. The output is a pantone matrix filter 15.16
'? The envelope detectors 17 and 18 are supplied to the envelope detectors 17 and 18 separately for envelope detection, and the output of the envelope detector 18 is subtracted and amplified by the subtraction amplifier 19 from the output of the envelope detector 17, and the subtraction amplification output is The voltage is applied to the voltage controlled oscillator 21 through the loop filter 20f to control the output oscillation frequency of the voltage controlled oscillator 21, and the PN code is sequentially output from the qPN code generator using the voltage controlled oscillator oscillation output as a clock to generate a spread spectrum signal. Synchronization is maintained.
さらに、本発明の一実施例において、包絡線検波器１７
の出力は入力インピーダンスの高い直流増幅器２３に供
給して増幅し、直流増幅器２３の出力はロック状態とア
ンロック状態との識別を可能にする適切なスレシュホー
ルドレベル以上するコンツヤレータ２５に供給シ、前記
スレショホールドレベルと直流増幅器２３の出力レベル
とを比較する。一方、同様に、包絡線検波器１８の出力
は入力インピーダンスの高い直流増幅器２４に供給して
増幅し、直流増幅器２４の出力はロック状態とアンロッ
ク状態との識別を可能にする適切なスレシュホールドレ
ベル以上するコンパレータ２６ Ｋ供給Ｌ、前記スレシ
ョホールドレベルト直流増幅器２４の出力レベルとを比
較する。Furthermore, in one embodiment of the present invention, the envelope detector 17
The output of the DC amplifier 23 is supplied to a DC amplifier 23 with a high input impedance for amplification, and the output of the DC amplifier 23 is supplied to a consolidator 25 whose output is above an appropriate threshold level that enables discrimination between a locked state and an unlocked state. The threshold level and the output level of the DC amplifier 23 are compared. On the other hand, similarly, the output of the envelope detector 18 is supplied to a DC amplifier 24 with high input impedance for amplification, and the output of the DC amplifier 24 is set to an appropriate threshold that enables discrimination between a locked state and an unlocked state. The comparator 26 K supply L, which exceeds the threshold level, compares the output level of the DC amplifier 24 with the threshold level.
コンＩ４レータ２５の出力トコンノ９レータ２６の出力
とをアンドｒ−）２７に供給して、アンドデート２７の
出力からロック信号を（アンロック信号を）得る。The output of the controller 25 and the output of the controller 26 are supplied to an ANDr-) 27 to obtain a lock signal (unlock signal) from the output of the AND date 27.
いま、ＤＬＬ ｌがロック状態になったとき包絡線検波
器１７．１８の出力、すなわち相関検波出力は増加して
いき、ロック状態が安定状態になるとコンミ４レータ２
５．２６の出力はともに高゛成位となり、アンド？−）
２７の出力は高電位となって、アンドゲート２７の出力
によってＤＬＬ ｌがロツりしたことが検出される。ま
た、ＤＬＬ １がアンロック状態のときには、包路線検
波器１７．１８からの相関検波出力が減少し、この相関
検波出力の少ｅ ＜ ト４一方力コンパレータ２５，２
６のスレショホールドレベル未満ニ低下スルトコンノ９
レータ２５．２６の出力の少なくとも一方が低′亀位と
なり、アンドダート２７の出力は低電位となって、アン
ドダート２７の出力〈よってＤＬＬ １がアンロック状
態であることが示される。Now, when the DLL l is in the locked state, the output of the envelope detector 17 and 18, that is, the correlation detection output increases, and when the locked state becomes stable, the commi-four detector 2
The outputs of 5.26 both have high levels, and? −)
The output of the AND gate 27 becomes a high potential, and the output of the AND gate 27 detects that the DLL l has dropped. Furthermore, when the DLL 1 is in the unlocked state, the correlation detection output from the envelope line detectors 17 and 18 decreases, and the correlation detection output decreases as follows:
9 below the threshold level of 6
At least one of the outputs of the regulators 25 and 26 becomes low, and the output of the AND dart 27 becomes a low potential, indicating that the DLL 1 is in the unlocked state.
上記から明らかに包絡線検波器１７の出力、包絡線検波
器１８の出力の増加によって、コン／母レータ２５の出
力およびコン／４レータ２６の出力が共に高゛１位に達
したときにのみアンドｒ−）２７の出力が高′成位とな
ってＤＬＬ １がロック状態であり、アンドｆｆ−）か
ら低電位出力が発生しているときはＤＬＬ ｌはアンロ
ック状態と判別される。It is clear from the above that only when the output of the converter/generator 25 and the output of the converter/quater converter 26 both reach the highest level due to an increase in the output of the envelope detector 17 and the output of the envelope detector 18, When the output of ANDr-) 27 is at a high level and DLL 1 is in a locked state, and a low potential output is generated from ANDff-), DLL 1 is determined to be in an unlocked state.
（発明の効果）
以上説明し九如く本発明によれば、ＤＬＬ内の第１、第
２相関検波出力レベルが所定レベルであるか否かを第１
の、第２のコン・９レータで比較し、コンパレータの出
力をアンドデートに印加して。(Effects of the Invention) As described above, according to the present invention, whether or not the first and second correlation detection output levels in the DLL are at a predetermined level is determined by the first
, and the output of the comparator is applied to the AND date.
アンドｆｆ−）の出力からＤＬＬがロック状態か、アン
ロック状態かを検出するようにしたことにより、両相間
検波出力レベルが所定レベル以上とならなければロック
状態と判別されない九め、安定なロック状態に入る前に
ロック状態であると検出してしまうようなことはない。By detecting whether the DLL is in the locked or unlocked state from the output of the ANDFF-), the lock state is not determined unless the detection output level between both phases exceeds a predetermined level.Ninth, stable locking is achieved. There is no possibility that the lock state will be detected before entering the state.
さらにまた、ＤＬＬ内のパントノ母スフィルタおよび包
絡線検波器がロック・アンロック検出のために利用でき
て、回路的にも簡単になる。Furthermore, the pantone bus filter and envelope detector in the DLL can be used for lock/unlock detection, which simplifies the circuit.
第１図は本発明の一実施例の構成を示す回路図。
ｌ・・・ＤＬＬ、 １１および１２・・・乗算器、１３
・・・ＰＮ符号発生器、１５および１６・・・パンドッ
クスフィルタ、１７および１８・・・包絡線検波器、１
９・・・減算増幅器、２０・・・ループフィルタ、２１
・・・電圧制御発振器、２５および２６・・・コン／９
レータ、２７・・・アンドゲート。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention. l... DLL, 11 and 12... Multiplier, 13
...PN code generator, 15 and 16...Pandox filter, 17 and 18...Envelope detector, 1
9... Subtraction amplifier, 20... Loop filter, 21
...Voltage controlled oscillator, 25 and 26...Con/9
Rator, 27...and gate.
Claims (1)
第１のコンパレータと、前記遅延ロックドループ内の第
２相関検波出力を入力とする第２のコンパレータと、第
１のコンパレータの出力と第２のコンパレータの出力と
を入力とするアンドゲートとを備え、前記アンドゲート
の出力にともなつてロック・アンロック信号を得ること
を特徴とする遅延ロックドループのロック・アンロック
検出回路。a first comparator that receives the first correlation detection output in the delay-locked loop; a second comparator that receives the second correlation detection output in the delay-locked loop; 1. A delay-locked loop lock/unlock detection circuit, comprising: an AND gate whose input is the output of a comparator, and obtains a lock/unlock signal in accordance with the output of the AND gate.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228292A JPS6384219A (en) | 1986-09-29 | 1986-09-29 | Lock/unlock detection circuit for delay locked loop |
| US07/428,005 US5090023A (en) | 1986-09-29 | 1989-10-27 | Spread spectrum communication system |
| US07/787,642 US5179574A (en) | 1986-09-29 | 1991-11-04 | Spread PN code signal receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228292A JPS6384219A (en) | 1986-09-29 | 1986-09-29 | Lock/unlock detection circuit for delay locked loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384219A true JPS6384219A (en) | 1988-04-14 |
| JPH0230214B2 JPH0230214B2 (en) | 1990-07-05 |
Family
ID=16874180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228292A Granted JPS6384219A (en) | 1986-09-29 | 1986-09-29 | Lock/unlock detection circuit for delay locked loop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384219A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394852U (en) * | 1990-01-19 | 1991-09-27 | ||
| US5062122A (en) * | 1988-09-28 | 1991-10-29 | Kenwood Corporation | Delay-locked loop circuit in spread spectrum receiver |
| US5978411A (en) * | 1996-03-22 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Synchronizer for receiver of spread spectrum communication apparatus |
| KR100682830B1 (en) * | 2005-08-10 | 2007-02-15 | 삼성전자주식회사 | Lock detector and delay locked loop including the same |
-
1986
- 1986-09-29 JP JP61228292A patent/JPS6384219A/en active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100682830B1 (en) * | 2005-08-10 | 2007-02-15 | 삼성전자주식회사 | Lock detector and delay locked loop including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230214B2 (en) | 1990-07-05 |
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