JPS6382513A

JPS6382513A - バレルシフタ

Info

Publication number: JPS6382513A
Application number: JP61226220A
Authority: JP
Inventors: Takeji Tokumaru; 武治得丸; Miyuki Nagata; 永田　みゆき
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-26
Filing date: 1986-09-26
Publication date: 1988-04-13
Also published as: JPH0379734B2; US4839839A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（Ｂ葉上の利用分野）この発明は入力情報のキャリーを含むローテート動作に
おけるシフト量をハードウェアによる構成で算出して、
キャリーを含むローテートを高速に行なうバレルシフタ
に関する。

（従来の技術）情報をビット単位で循環させるキャリービットを含んだ
ローテート動作は、例えばバレルシフタを用いて行なう
ものがある。

第３図及び第４図はキャリービットを含んだローテート
動作（以下「キャリー付ローテート」と呼ぶ）を行なう
バレルシフタの構成図であり、第３図はバレルシフタに
おけるシフト部の構成を示す図であり、第４図はバレル
シフタにおける０　−テート部の構成を示す図である。

このバレルシフタは、８ビットの入力情報（Ｄｏ　＝Ｄ
ｙ　）をローテートあるいはキャリー付ローテートする
ものであり、シフト部は８ビットの入力情報（Ｄｏ＝０
７）を０〜７ビット上位ビット方向（以下「左方向」と
する）ヘシフトして、キャリーＣａを所定の位置に挿入
し、ローテート部は、シフト部でシフトされた入力情報
のローテート動作を行なうものである。

シフト部は、入力情報Ｄｏ＝Ｄ７をシフト信号８１．８
２．３４に応じて所定量だけシフトして出力端０ＵＴＯ
〜０ＵＴ７，０ＵＴ８〜０ｕＴ１５に出力するセレクタ
１１ａ、１１ｂ、１３ａ。

１３ｂ　、　１５ａ　、　１５ｂと、キャリーＣａをシ
フトされた入力情報Ｄｏ−Ｄ７の最下位ビットＤ。

の後に挿入するアンド回路１７．１９．２１を有してい
る。

セレクタ１１ａは、シフト信号Ｓ４が“１″レベルにな
ることで導通状態となり、入力情報ＤＯ〜Ｄ７を左方向
へ４ビットシフトさせ、セレクタ１３ａは、シフト信号
Ｓ２が“１″レベルになることで導通状態となり、この
セレクタ１３ａへの入力情報を左方向へ２ビットシフト
させ、セレクタ１５ａは、シフト信号Ｓ１が“１″レベ
ルになることで導通状態となり、このセレクタ１５ａへ
の入力情報を左方向へ１ビットシフトさせて、入力情報
Ｄｏ−Ｄｙを出力端０ＵＴＯ−ＯＬＩＴ７゜０ＵＴ８〜
０ＬＩＴ１５に出力する。セレクタ１１ｂ、１３１）、
１５ｂは、それぞれシフト信号８４゜８２．８１が゛０
″レベルになると導通状態となり、この状態にあっては
、それぞれのセレクタへ１ａ〜１５ｂによりシフト信号
８１，８２．８４のレベルの組み合わせに応じて、左方
向へＯビットから７ピツトの範囲でシフトされて、出力
端０ＵＴＯ−ＯＵＴ７．０ｔＪＴ８〜０ＵＴ１５に出力
される。

アンド回路１７．１９．２１は、キャリー付ローテート
信号ＣＲが１”レベルとなり、キャリー付ローテート動
作を行なう場合に、シフトされた入力情報Ｄ（１−Ｄ７
の最下位ビットＤｏの後にキャリーＣａを挿入するもの
である。シフト信号Ｓ４が“１”レベルの場合には、シ
フト信号８２゜Ｓｌのレベルにかかわらず、キャリーＣ
ａがアンド回路１７を介して挿入され、シフト信号Ｓ４
が“０″レベル、シフト信号Ｓ２が“１°ルベルの場合
には、シフト信号Ｓ１のレベルにかかわらず、キャリー
Ｃａはアンド回路１９から挿入され、シフト信号８４．
８２がともに“０”レベル、シフト信号Ｓ１が“１″レ
ベルの場合には、キャリーＣａはアンド回路２１から挿
入される。

なお、入力情報ＤＯ〜Ｄ７及びキャリーＣａが出力され
ない出力端には、１１０　ＩＩが供給されるようになっ
ている。

ローテート部は、セレクタ１１ａ〜１５ｂと同様の機能
を有するセレクタ２５．２７と８個のオア回路２９を有
しており、シフト部の出力結果のローテート動作及びキ
ャリー付ローテート動作を行なう。

ローテート部は、ローテート動作にあって、第４図に示
しであるように出力端０１ＪＴ−ＯｔＪＴ１５に出力さ
れた値と出力端０ｔＪＴＯ〜０ＬＪＴ７に出力された値
との論理和をとる。この時、出力端０ＬＩＴＯと０ＬＩ
Ｔ８・・・・・・０ＵＴ７と０ＵＴ１５との論理和をと
る。キャリー付ローテート動作にあっては、出力端０Ｕ
Ｔ９〜０ＵＴ１６に出力された値と出力端０ＵＴＯ〜０
ＩＪＴ７に出力された値との論理和をとる。この時、出
力端○ＬＪＴＯとＱＵＴ９・・・０ＵＴ７とＧＮＤレベ
ルとの論理和をとる。なお、０ＵＴ８に出力された入力
情報はキャリーフリップフロップＱａ　Ｆ／Ｆに供給す
る。

このようなローテート及びキャリー付ローチー１〜動作
は、ローテート動作の場合にはローテート信号Ｒが゛′
１″１″になることにより、また、キャリー付ローテー
ト動作の場合にはキャリー付ローテート信号ＣＲがパ１
”レベルになることにより、出力端０ＵＴＯ−ＯＵＴ７
と出力端０ＵＴ８〜０ＵＴ１５との論理和演算をＯＲ回
路２９で行なうことによりなされる。

ところで、上述したような構成で例えば３２ビットの入
力情報をローデートするバレルシフタに８３いては、入
力情報は３１ビットまでシフトされるので、１６ビット
、８ビット、４ビット、２ビット、１ビットのシフト冊
をそれぞれ指示する５つのシフト信号８１６，８８．５
４．８２．３１が必要となる。のこようなバレルシフタ
に８ビットの入力情報とキャリーＣａが与えられて、９
ビット以上のシフト徂が指示された場合、例えば１１ビ
ットのシフトσが指示された場合には、第５図に示す如
くキャリー付ローテート動作は行なわれないことになる
。すなわち、ＮビットのバレルシフタにＮビット長以下
の入力情報が与えられて、入力情報のビット長以上のシ
フト伍が指示された場合に、シフト回に応じたシフト信
号では、ローテート動作及びキャリー付ローテート動作
は行なわれないことになる。

これは、ローテート動作がローテート酸にかかわらず、
入力情報のビット長に応じて周期的に繰り返さなければ
ならないからである。そして、Ｎビットの入力情報のロ
ーテート動作では、Ｎビットのローテート毎にローテー
ト結果は同一となる（以下このことを「モジュロＮ」と
呼ぶ）。したがって、入力情報をＮビットとするモジュ
ロＮのローテート動作において、ローテート量をχとす
ると、（χ／Ｎ）の除算における際会が実際に入力情報
をローデートするローテート量となる。

例えば、５つのシフト信号３１６．８８．８４゜Ｓ２，
８１を用いて、入力情報を最大３１ビットまでシフトす
るバレルシフタで、８ビットの入力情報をシフトしてロ
ーテート動作を行なうためには、シフト団はくローテー
ト量／８）の際会となる。この際会はＯ〜７までの値と
なり、シフト信号、８１６．Ｓ８をマスクして“ＯＩＴ
とし、シフト信号８４，８２．８１で表わされる。例え
ばローテート量を１９ビットとすると、（ローテートｆ
ｆ１（１９）／８）の際会は３となり、実際のシフトで
は３ビットとなる。したがって、１９ビットのローテー
トを行なうために、シフト信号８１６〜Ｓ１は（１００
１１）となるが、このようなシフト信号において、シフ
ト信号Ｓ１６．Ｓ８をマスクしてパ０”と、シフト信号
８１６〜Ｓ１を（０００１１）とすれば、３ビットシフ
トの指示がバレルシフタに与えられることになる。

このように、シフト信号３１６〜＄１は、ローテート動
作を行なう入力情報のビット長とローテート量に応じて
、第６図に示すようになる。なお、第６図において、＊
印はシフト看に応じてＩＩ　１１１あるいは０″の値を
とり、０印はマスクして“０”とすることを表わしてい
る。

しかしながら、Ｎビットのバレルシフタにおいて、Ｎビ
ット以下のビット長の入力情報を、この入力情報のビッ
ト長以上のキャリー付ローテート動作を行なう場合には
、モジュロがＮ＋１（但しＮは３２．１６．８．４とす
る）となるために、第６図に示したように、ローテート
量／入力情報のビット長の際会に応じて、シフト信号を
マスクしたのではキャリー付ローテート動作は行なわれ
ないことになる。

例えば、８ビットの入力情報をキャリー付ローデートす
る場合に、ローテート量を例えば１３ビットとすると、
モジュロは９となり、（ローテートＩ（１３）／９）の
際会は４となる。これは、１３ビットのローテート結果
は４ビットのローテート結果と同じになることを表わし
ており、バレルシフタにおいて入力情報を４ビットシフ
トすればよいことになる。

しかしながら、ローテート量が１３ビットということは
、シフト信号８１６〜Ｓ１は（０１１０１）になってお
り、このようなシフト信号８１６〜Ｓ１にあって、シフ
ト信号Ｓ１６と８８をマスクすることにより“０′°と
して、シフト信号８１６〜＄１を（００１０１）とする
と、入力情報は５ビットシフトされてしまい、ローテー
ト量を４ビットするキャリー付ローテートは行なわれな
いことになる。

このため、Ｎビットのバレルシフタにおいて、Ｎビット
未満のビット長の入力情報をローデートする場合には、
例えば入力情報が８ビットにあっては０〜７ビットまで
の範囲でしかローテート間を指示することができないこ
とになり、ローテートｍは入力情報のビット長に応じて
制限されることになる。

そこで、ローテートｍを制限しないようにするためには
Ｃローテート堡／（入力情報のビット数＋１））の除算
を行ない、際会をシフト信号とする必要があり、この除
算は通常ソフトウェアで処理される。

例えば、３２ビットのバレルシフタにおいて８ビットの
入力情報をキャリー付ローデートする場合のシフト量は
、第７図に示ずフローチャートにしたがってソフトウェ
ア処理されて決定される。

これは、まず、シフト量が判断されて（ステップ１００
．１０１．１０２）、シフト量≦８の場合にはこのシフ
ト量が実際にバレルシフタに与えられるシフト量となる
。また、９≦シフト量≦１７の場合には、シフト量から
９を減尊しくステップ１０３）、１８≦シフト量≦２６
の場合にはシフト量から１８を減算しくステップ１０４
）、２７≦シフト量の場合にはシフト量から２７を減算
して（ステップ１０５）、それぞれの減算結果が実際に
バレルシフタに与えられるシフト量となる。

このようにして、ソフトウェア処理によりシフト量が決
定されるために、シフト量が２７ビット以上の場合には
、５ステツプの処理を要することになり、時間がかかつ
ていた。

（発明が解決しようとする問題点）以上説明したように、Ｎビットの入力情報を処理するバ
レルシフタにおいて、Ｎビット未満の入力情報をキャリ
ー付ローデートするためには、ローテート量が制限され
ることになり、バレルシフタの使用条件が限定されてし
まうという不具合が生じていた。

また、ローテート量を制限することなく、入力情報のビ
ット長以上のローテート動作を行なうためには、実際に
バレルシフタに与えられるシフト量がソフトウェアより
処理されて算出されるために、このシフト量の算出に時
間がかかつていた。

したがって、入力情報のシフト動作が高速に行なわれて
も、このシフト動作のシフト量を算出すめたに時間がか
かり、全体としてのローテート動作を高速に行なうこと
が困難であるという問題があった。

そこで、この発明は、上記に鑑みてなされたものであり
、Ｎビットの入力情報を処理するバレルシフタにあって
、Ｎビット未満の入力情報における入力情報のビット長
以上のローテート量のキャリー付ローテートを行なうた
めのシフト量を高速に算出して、キャリー付ローテート
を高速に行なうことができるバレルシフタを提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）この発明のバレルシフタは、Ｎビットの入力情報をロー
テート間に応じて算出されたシフト量に基づいてシフト
させ、キャリーを含むローテート動作にあっては、シフ
トされた入力情報の最下位ビットの後にキャリーを挿入
して２Ｎビットの出力を供給するシフト手段と、キャリ
ーを含んだローテート動作におけるローテート量が入力
情報のビット長以上の場合に、入力情報のビット長及び
ローテート量に応じて（ローテート昂−（Ｎ＋１）Ｘｉ　）（ｉ　＝０．１゜
２、・・・）の演算を行ない前記シフト量を算出するシ
フトｆｆ１Ｇ９出手段と、前記シフト手段から供給され
る下位側Ｎビットの出力と、ローチー１−動作及びキャ
リー付ローテート動作に応じて前記下位側Ｎビットの出
力にそれぞれ対応する前記シフト手段の上位側ビットの
出力との論理和を算出するローテート手段とから構成さ
れる。

（作用）この発明のバレルシフタにおいては、キャリーを含んだ
ローテート動作におけるローテート量がＮビットの入力
情報のビット長以上の場合には、入力情報のビット長及
びローテートｍに応じて（０−７−トＷｉ／　（Ｎ＋１
）Ｘｉ　）（ｉ　＝１．２゜・・・）をシフトｆｆｌと
してＮビットの入力情報をシフトさけ、キャリーを含む
ローテート動作にあっては、キャリーをシフトされた入
力情報の最下位のビットの後に挿入して２Ｎビットの情
報を作成し、２Ｎビットの情報のうち下位側Ｎビットと
この下位側Ｎビットにローテート／キャリー付ローテー
トに応じてそれぞれ対応する上位側ビットとの論理和を
算出して、入力情報のローテート動作およびキャリーを
含むローテート動作を行なっている。

（実施例〉以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るバレルシフタのシフ
ト量算出部の構成を示す図である。このシフト量算出部
は、第３図に示したような構成で３２ビットの入力情報
を処理するバレルシフタにシフト量を供給するものであ
り、５つのシフト信号３１，８２．８４，８８，８１６
をバレルシフタに供給するものである。

３２ビットの入力情報を処理するバレルシフタにあって
は、入力情報は最大で３１ビットまでシフトされるので
、第３図に示した構成によれば、シフト信号は、１６ビ
ットのシフトを指示するシフト信号８１６．８ビットの
シフトを指示するシフト信号Ｓ８，４ビットのシフトを
指示するシフト信＠８４．２ビットのシフトを指示する
シフト信号Ｓ２．１ビットのシフトを指示するシフト信
号Ｓ１の合計５つのシフト信号が必要となる。そして、
これらのシフト信号の組み合せにより、入力情報はＯ〜
３１ビットまでシフトされる。

また、シフト量算出部は、３２ビットのバレルシフタに
１６ビットあるいは８ビットの入力情報が与えられて、
バレルシフタがこれらの入力情報のビット長以上のロー
テート量のキャリー付ローテート動作を行なうべく、バ
レルシフタにシフト信号を供給するものである。

第１図に示したシフト量算出部は、ローテート■指示線
Ｌ１〜Ｌ１６から与えられるローテート量と入力情報の
ビット長との比較を行ない、ローテート量が（入力情報
のビット数＋１）ビット以上の場合に、入力情報のビッ
ト数に応じた減算信号Ｓ［３１，ＳＢ２．ＳＢ３．ＳＷ
ｌを出力する減算値算出部３１と、この減算値算出部３
１から与えられる検出信号に応じた減口値を、ローテー
トＭ指示１９１１〜Ｌ１６から与えられるローテートｍ
から減算して、シフト信号８１〜Ｓ１６を出力する減算
部３３とから構成されている。

ローテート借指示線Ｌ１〜Ｌ１６に与えられるローテー
トｍは、ＢＣＤコードで表わされており、ローテート予
指示線Ｌ１は１ビットのローテート量を表わし、以下ロ
ーテート優指示線Ｌ２は２ビット、ローテートは指示線
Ｌ４は４ビット、ローテート量指示線Ｌ８は８ビット、
ローテート伍指示線Ｌ１６は１６ビットのシフト量をそ
れぞれ表わしている。

減算値算出部３１は、インバータ回路、アンド回路、オ
ア回路、ノア回路を有している。

ノア回路３５は、それぞれの入力端子がローテート吊指
示線Ｌ２．Ｌ４．Ｌ８に接続されている。

アンド回路３７は、その一方の入力端子がノア回路３５
の出力端子に接続されており、他方の入力端子がローテ
ート徂指示線Ｌ１６に接続されている。オア回路３つは
、それぞれの入力ぐ々子がローテート吊指示線Ｌ１．Ｌ
２．Ｌ４．に接続されている。オア回路４１は、その一
方の入力端子がローテート吊指示Ｉ！Ｌ８に接続され、
他方の入力端子がオア回路３つの出力端子に接続されて
いる。

オア回路４３は、それぞれの入力端子がローテート■指
示線Ｌ２．Ｌ４．Ｌ８に接続されている。

アンド回路４５は、それぞれの入力端子がローテート最
指示線Ｌ１．Ｌ２に接続されている。オア回路４７は、
その一方の入力端子がアンド回路４５の出力端子に接続
されており、他方の入力端子にローテート量指示線Ｌ４
が接続されている。

アンド回路４９は、その一方の入力端子に入力情報が８
ビットであることを示すバイト信号が与えられており、
他方の入力端子にキャリー付０−テート信＠ＣＲが与え
られている。アンド回路５１は、その一方の入力端子に
入力情報が１６ビットであることを示すワード信号が与
えられており、他方の入力端子にキャリー付ローテート
信号ＣＲが与えられている。

アンド回路５３は“、それぞれの入力端子がアンド回路
３７の出力端子、オア回路３９の出力端子、アンド回路
４９の出力端子、ローテート量指示線Ｌ８に接続されて
おり、出力端子から検出信号ＳＢ１を出力する。この検
出信号ＳＢ１は、８ビットの入力情報のキャリー付ロー
テートにおいて、９ビット〜１７ビットのＯ−テートｍ
がローテート量指示線Ｌ１〜Ｌ１６から与え°られた場
合に、″１”レベルとなる。

アンド回路５５は、それぞれの入力端子がオア回路４１
の出力端子、アンド回路５１の出力端子、ローテート但
指示線１１６に接続されており、出力端子から検出信号
ＳＷＩを出力する。この検出信号ＳＷ１は、１６ビット
の入力情報のキャリー付ローテートにおいて、１７ビッ
ト〜３１ビットのローテート量がローテート母指示線し
１〜Ｌ１６から与えられた場合に、１”レベルとなる。

アンド回路５７は、それぞれの入力端子がオア回路４３
の出力端子、アンド回路４９の出力端子、インバータ回
路５９の出力端子、ローテート母指示線Ｌ１６に接続さ
れており、出力端子から検出信号ＳＢ２を出力する。こ
の検出信号ＳＢ２は、８ビットの入力情報のキャリー付
ローテートにおいて、１８ビット〜２６ビットのローテ
ート聞がローテート量指示線Ｌ１〜Ｌ１６から与えられ
た場合に、′１”レベルとなる。

アンド回路６１は、それぞれ°の入力端子がオア回路４
７の出力端子、アンド回路・４９の出力端子、ローテー
ト量指示ａＬ８．１１６に接続され、出力端子から検出
信号８８３を出力する。また、この出力端子はインバー
タ回路５９の入力端子に接続されている。この検出信号
８８３は、８ビットの入力情報のキャリー付ローテート
において、２７ビット〜３１ビットのローテート量がロ
ーテート量指示線し１〜Ｌ１６から与えられた場合に、
゛１′９レベルとなる。

減算部３３は、５つの減算器とオア回路とを有している
。それぞれの減算器６３．６５．６７゜６９．７１は、
減算信号が減算器６３．６５．６７．６９．７１に与え
られると、ローテート争指示線し１〜Ｌ１６から一方の
入力端子Ａに与えられるローテート量から、ボロー入力
端子Ｃｉｎに与えられるボローを含み、他方の入力端子
Ｂに与えられる検出信号８８１．８Ｂ２．５８３．ＳＷ
Ｉに応じた減算値を減算する。そして、その結果を出力
端子Ｓから出力すとるともに、ボロー出力端子Ｃｏから
減算時に生じるボローを出力するものである。また減算
信号が与えられない場合には、それぞれの減算器６３．
６５．６７．６９．、．７１は、入力端子Ａに与えられ
たローテート量をそのまま出力端子Ｓから出力する。

減ｉ１！６３は、その入力端子Ａがローテート母指示線
Ｌ１に接続され、入力端子Ｂが検出信号Ｓ８１、Ｓ８３
．ＳＷＩが入力端子に与えられたオア回路７３の出力端
子に１＆続されており、出力端子Ｓからシフト信号Ｓ１
が出力される。

減算器６５は、その入力端子Ａがローテート俵指示線Ｌ
２に接続され、入力端子Ｂが検出信号Ｓ８２．３８３が
入力端子に与えられたオア回路７５の出力端子に接続さ
れており、出力端子Ｓからシフト信号Ｓ２が出力される
。

減算器６７は、その入力端子Ａがローテート吊指示線Ｌ
４に接続され、入力端子Ｂがグランドに接続されており
、出力端子Ｓからシフト信号Ｓ４が出力される。

減算器６９は、その入力端子Ａがローテート量指示線Ｌ
８に接続され、入力端子Ｂが検出信号Ｓ８１、Ｓｅ２が
入力端子に与えられたオア回路７７の出力端子に接続さ
れており、出力端子Ｓからシフト信号＄８が出力される
。

減算器７１は、その入力端子Ａがローテート聞指示線Ｌ
１６に接続され、入力端子Ｂが検出信号８Ｂ２．ＳＢ３
．８ＷＩが入力端子に与えられたオア回路７９の出力端
子に接続されており、出力端子Ｓからシフト信号８１６
が出力される。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第２図を用いて説明する
。

３２ビットの入力情報を処理するバレルシフタにおいて
、８ビットの入力情報のキャリー付ローテートを行なう
場合には、入力情報が８ビットであるのでモジュロは９
となる。したがって、実際にバレルシフタに与えられる
シフト量は、（ローテート量／９）の際会で規定される
ことになる。

この際会はローテート１からローテート量に応じた減算
値を減算することにより算出しており、ローテートｍが
９ビット〜１７ビットにおける減算値は９．ローテート
量が１８ビット〜２６ビットにおける減算値は１８．ロ
ーテート層が２７ビット〜３１ビットにおける減算値は
２７となる。

８ビットの入力情報のキャリー付ローテートにおいては
、バイト信号及びキャリー付ローテート信号が′″１″
１″レベル、ローテート量指示線Ｌ１〜Ｌ１６から減算
値算出部３１にＯピットル８ビットのローテート量が与
えられると、検出信号ＳＢ１．ＳＢ２．８８３．ＳＷ３
はすべて“０゛ルベルとなる。これにより、減算部３３
では与えられたローテート量からの減算は行なわれず、
ローテート量指示線Ｌ１〜Ｌ１６に与えられたローテー
トｍは、そのままシフト信号８１〜Ｓ１６として出力さ
れる。

ローテート旦指示線し１〜Ｌ１６から９ビット〜１７ビ
ットのローテート量が与えられると、検出信号ＳＢ１が
ｌｌ　Ｉ　ＩＴレベルとなり、この検出信号ＳＢＩが減
算器６３．６９の入力端子Ｂに供給される。そして、減
算部３３において、与えられた９ビット〜１７ビットの
ローテートのから減算１１９（０１００１）が減算され
て、その結果（０〜８）がシフト信号８１〜３１６とし
て実際にバレルシフタに与えられるシフト量となる。

ローテート箇指示線し１〜し１６から１８ビット〜２６
ビットのローテート量が与えられると、検出信号８Ｂ２
が′１”レベルとなり、この検出信号８Ｂ２が減算器６
５．７１の入力端子Ｂに供給される。そして、減算部３
３において、与えられた１８ビット〜２６ビットのロー
テート量がら減算値１８　（１００１０）が減算されて
１、その結果（Ｏ〜８）がシフト信号＄１〜Ｓ１６とし
てバレルシフタに与えられるシフト量となる。

ローテート沿指示線Ｌ１〜Ｌ１６がら２７ビット〜３１
ビットのローテート量が与えられると、検出信号ＳＢ３
が゛１″レベルとなり、この検出信号ＳＢ３が減算器６
３，６５，６９．７１の入：ｈ端子Ｂに供給される。そ
して、減算部３３において、与えられた２７ビット〜３
１ビットのローテート量から減算値２７（１１０１１）
が減算されて、その結果（Ｏ〜８）がシフト信号として
バレルシフタに与えられるシフト量となる。

次に、１６ビットの入力情報のキャリー付ローテートを
行なう場合には、入力情報は１６ビットであるので、モ
ジュロは１７となる。したがって、実際にバレルシフタ
に与えられるシフト】は、（ローテートｆｆｉ／１７）
の際会で規定されることになる。この際会は、ローテー
ト量からローテート量に応じた減算値を減算することに
より算出しており、ローテート量が１７ビット〜３１ビ
ットにおける減算値は１７となる。

１６ビットの入力情報のキャリー付ローテートにおいて
は、ワード信号及びキャリー付ローテート信号ＣＲが“
１″レベルとなり、ローテート吊指示線Ｌ１〜Ｌ１６か
らＯピットル１６ビットのローテート量が与えられると
、検出信号ＳＢＩ。

ＳＢ２．８Ｂ３．ＳＷｌはすべて゛Ｏ″レベルとなる。

これにより、減算部３３では与えられたローテート量か
らの減算は行なわれず、ローテート量指示線Ｌ１〜Ｌ１
６に与えられたローテート量は、そのままシフト信号８
１〜８１６として出力される。

ローテート量指示線Ｌ１〜Ｌ１６から１７ビットル３１
ビットのローテート量が与えられた場合には、検出信号
ＳＷ１が゛１″レベルとなり、この検出信号ＳＷ１が減
算器６３．７１の入力端子Ｂに供給される。そして、減
算部３３において、与えられた１７ビット〜３１ビット
のローテート看から減算値１７（１０００１）が減算さ
れてその結果（０〜１４）がシフト信号８１〜Ｓ１６と
して実際にバレルシフタに与えられるシフト量となる。

入力情報が３２ビットの場合には、バイト信号及びワー
ド信号がともに“ＯＩＩレベルとなるため、ローテート
量にかかわらず検出信号８Ｂ１．ＳＢ２、ＳＢ３．３Ｗ
Ｉはすべて“Ｏ”レベルとなり、さらに、減算信号も減
算部３３に供給されない。

このため、ローテート量指示線Ｌ１〜１１６に与えられ
たローテート量は、そのままシフト信号８１〜８１６と
してバレルシフタに供給される。

また、入力情報が８ビット、１６ビット、３２ビットで
キャリーを含まないローテート動作にあっても、キャリ
ー付ローテート信号が゛０″レベルどなることにより、
検出信号及び減算信号とも、すべてＯとなり、ローテー
ト量指示線し１〜Ｌ１６に与えられたローテート量は、
そのままシフト信号８１〜８１６としてバレルシフタに
供給される。

このように、この実施例にあっては、３２ビットの入力
情報を処理するバレルシフタによる８ビット及び１６ビ
ットの入力情報のキャリー付ローテート動作において、
入力情報のビット長以上のローテート量のローテート動
作に対して、入力情報のビット長及びローテート量に応
じてバレルシフタに与えられるシフト量が、ソフトウェ
ア処理によらずハードウェアにより算出されるために、
シフト量が高速に締出されることになる。

［発明の効果］以上説明したように、この発明によれば、キャリーを含
んだローテート動作におけるローテート量が入力情報の
ビット長以上の場合に、入力情報のビット長及びローテ
ート量に応じてシフト量をハードウェアにより算出する
ようにしたので、シフト量が高速に算出することができ
るようになり、ローテート動作を高速に行なうバレルシ
フタを提供することができる。

【図面の簡単な説明】

第１図は発明の一実施例に係るバレルシフタのシフト量
算出部の構成図、第２図は第１図の算出結果を説明する
ための説明図、第３図はバレルシフタのシフト部の構成
図、第４図はバレルシフタのローテート部の構成図、第
５図はローテート動作の結果を説明するための説明図、
第６図は入力情報及びシフト量とシフト信号との関係を
説明するための図、第７図はソフトウェア処理でシフド
ロを算出する場合のフローチャートである。（図の主要な部分を表わす符号の説明）３１・・・減口
値算出部３３・・・減算部箪　１　刃シフト量工バレルシフタ棺　７図

Claims

【特許請求の範囲】

（１）Ｎビットの入力情報をローテート量に応じて算出
されたシフト量に基づいてシフトさせ、キャリーを含む
ローテート動作にあつては、シフトされた入力情報の最
下位ビットの後にキャリーを挿入して２Ｎビットの出力
を供給するシフト手段と、キャリーを含んだローテート
動作におけるローテート量が入力情報のビット長以上の
場合に、入力情報のビット長及びローテート量に応じて
｛ローテート量−（Ｎ＋１）×ｉ｝（ｉ＝０、１、２、
・・・）の演算を行ない前記シフト量を算出するシフト
量算出手段と、前記シフト手段から供給される下位側Ｎ
ビットの出力と、ローテート動作およびキャリー付ロー
テート動作に応じて前記下位側Ｎビットの出力にそれぞ
れ対応する前記シフト手段の上位側ビットの出力との論
理和を算出するローテート手段とを有することを特徴と
するバレルシフタ。
（２）前記シフト手段は、３２ビットの入力情報を１ビ
ットのシフト動作を行なうセレクタと２ビットのシフト
動作を行なうセレクタと４ビットのシフト動作を行なう
セレクタと８ビットのシフト動作行なうセレクタと１６
ビットのシフト動作を行なうセレクタとにより、０ビッ
ト〜３１ビットの範囲でシフト動作を行なうことを特徴
とする特許請求の範囲第１項に記載のバレルシフタ。
（３）前記シフト量算出手段はキャリー付ローテートに
おいて、ローテート量が（入力情報のビット数＋１）ビ
ット以上の場合に入力情報のビット長に応じた減算値を
口出する減算値算出部と、この減算値算出部により算出
された減算値をローテート量から減算する減算部とから
構成されていることを特徴とする特許請求の範囲第１項
記載のバレルシフタ。