JPS6373435A - Error detecting circuit - Google Patents
Error detecting circuitInfo
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- JPS6373435A JPS6373435A JP61218877A JP21887786A JPS6373435A JP S6373435 A JPS6373435 A JP S6373435A JP 61218877 A JP61218877 A JP 61218877A JP 21887786 A JP21887786 A JP 21887786A JP S6373435 A JPS6373435 A JP S6373435A
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- error
- flip
- counter
- signal
- flops
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- 238000001514 detection method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 description 5
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- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明はエラー検出回路に関し、特に情報処理装置のエ
ラー検出回路に関する。TECHNICAL FIELD The present invention relates to an error detection circuit, and more particularly to an error detection circuit for an information processing device.
従来技術
従来、この種のエラー検出回路では、複数種のエラー信
号に対応した複数のエラーフリップフロップを有し、エ
ラー信号の入力により各々のエラーフリップフロップが
セットされると、それ以降はその値が保持されるように
なっていた。BACKGROUND ART Conventionally, this type of error detection circuit has a plurality of error flip-flops corresponding to a plurality of types of error signals, and when each error flip-flop is set by inputting an error signal, its value is was to be retained.
このような従来のエラー検出回路では、エラーフリップ
フロップに発生したエラーが保持されるのみであり、複
数のエラーフリップフロップにエラーが登録されている
場合には複数のエラー発生の前後関係が判らず、エラー
発生の真の原因である故障箇所指摘が困難であるという
欠点がある。Such conventional error detection circuits only hold errors that occur in error flip-flops, and if errors are registered in multiple error flip-flops, the context of the occurrence of multiple errors cannot be determined. However, it has the disadvantage that it is difficult to pinpoint the location of the failure, which is the true cause of the error occurrence.
１豆立貝刀
本発明は上述のような従来のものの欠点を除去すべくな
されたもので、故障箇所の指摘を容易に行うことができ
るエラー検出回路の提供を目的とする。SUMMARY OF THE INVENTION The present invention has been made in order to eliminate the drawbacks of the conventional ones as described above, and an object of the present invention is to provide an error detection circuit that can easily indicate the location of a failure.
発明の構成
本発明によるエラー検出回路は、複数種のエラー信号の
入力に対応して夫々セットされる複数のエラーフリップ
フロップを有するエラー検出回路であって、前記エラー
フリップ７０ツブに入力される前記エラー信号の入力順
序を特定するエラー発生順情報を発生する発生手段を設
けたことを特徴とする。Structure of the Invention The error detection circuit according to the present invention is an error detection circuit having a plurality of error flip-flops that are respectively set in response to the input of a plurality of types of error signals, and the error detection circuit includes a plurality of error flip-flops that are respectively set in response to input of a plurality of types of error signals. The present invention is characterized in that it includes a generating means for generating error occurrence order information that specifies the input order of error signals.
実施例
次に、本発明の一実施例について図面を参照して説明す
る。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。図
において、エラーフリップフロップ１−１（ｉ＝１．２
．・・・・・・、ｎ）は図示せぬ情報処理装置の各種エ
ラーチェック回路から送られてくるエラー信号１１−１
によりセットされ、情報処理装置から送られてくるリセ
ット信号１２によってリセットされる。FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, error flip-flop 1-1 (i=1.2
．． . . . n) is an error signal 11-1 sent from various error check circuits of an information processing device (not shown).
and is reset by the reset signal 12 sent from the information processing device.
アンド回路４−１にはエラー信号１１−１とエラーフリ
ップフロップ１−ｉの負出力１３−１とが入力され、エ
ラーフリップフロップ１−ｉがセットされたときにエラ
ー発生信号１４−１をパルス的に発生する。エラー発生
信号１４−１はオア回路５により論理和され、その出力
信号１５はカウンタ２のカウントアツプ入力に接続され
る。The error signal 11-1 and the negative output 13-1 of the error flip-flop 1-i are input to the AND circuit 4-1, and when the error flip-flop 1-i is set, the error occurrence signal 14-1 is pulsed. occurs. The error occurrence signal 14-1 is ORed by the OR circuit 5, and its output signal 15 is connected to the count-up input of the counter 2.
カウンタ２はリセット信号１２によりリセットされ、オ
ア回路５の出力信号１５が入力される毎にカウントアツ
プされ、出力信号１６はレジスタ３−ｉのデータ人力り
に接続される。The counter 2 is reset by a reset signal 12, counts up every time the output signal 15 of the OR circuit 5 is input, and the output signal 16 is connected to the data output of the register 3-i.
レジスタ３−ｉはリセット信号１２によりリセットされ
、対応するエラーフリップフロップ１−ｉがセットされ
ていないときは信号１３−１によってイネーブルとされ
てカウンタ２の出力信号１６がセットされる。また、対
応するエラーフリップフロップ１−１がセットされると
信号１３−１によってそのときの値が保持される。The register 3-i is reset by the reset signal 12, and when the corresponding error flip-flop 1-i is not set, it is enabled by the signal 13-1 and the output signal 16 of the counter 2 is set. Further, when the corresponding error flip-flop 1-1 is set, the value at that time is held by the signal 13-1.
次に、本発明の一実施例の動作について説明する。Next, the operation of one embodiment of the present invention will be explained.
まず、情報処理装置からのリセット信号１２によりエラ
ーフリップフロップ１−１とカウンタ２とレジスタ３−
ｉとが夫々「０」に初期設定される。First, the error flip-flop 1-1, counter 2, and register 3-1 are reset by the reset signal 12 from the information processing device.
i and are each initialized to "0".
その後、情報処理装置の動作中に例えばエラー信号１１
−１が発生したとすると、エラーフリップフロップ１−
１がセットされ、エラー発生信号１４−１がオア回路５
を通してカウンタ２のカウントアツプ人力Ｃに印加され
る。これによりカウンタ２はカウントアツプし、出力信
号１６は「１」となる。このときエラーフリップフロッ
プ１−１のみがセットされているから、レジスタ３−１
はそれまでの値すなわちｒＯＪが保持され、レジスタ３
−２〜３−ｎにはカウンタ２の値すなわち「１」がセッ
トされる。Thereafter, during the operation of the information processing device, for example, an error signal 11 is generated.
-1 occurs, error flip-flop 1-
1 is set, and the error occurrence signal 14-1 is output to the OR circuit 5.
is applied to the count-up power C of the counter 2 through the counter 2. As a result, the counter 2 counts up and the output signal 16 becomes "1". At this time, only error flip-flop 1-1 is set, so register 3-1
The previous value, i.e. rOJ, is held and register 3
The value of counter 2, that is, "1" is set in -2 to 3-n.
次にエラー信号１１−２が発生したとすると、上記と同
様にエラーフリップフロップ１−２がセットされ、カウ
ンタ２はカウントアツプされてその出力信号１６は「２
」となる。エラーフリップフロップ１−１．１−２のみ
がセットされているので、レジスタ３−１にはｒＯＪが
保持され、レジスタ３−２には「１」が保持されている
。レジスタ３−３〜３−ｎにはこのときのカウンタ２の
値「２」がセットされる。Next, if the error signal 11-2 is generated, the error flip-flop 1-2 is set in the same way as above, the counter 2 is counted up, and the output signal 16 is "2".
”. Since only error flip-flops 1-1.1-2 are set, rOJ is held in register 3-1 and "1" is held in register 3-2. The value "2" of the counter 2 at this time is set in the registers 3-3 to 3-n.
このように、エラーフリップフロップ１−ｉに夫々入力
されるエラー信号１１−１の入力順序を特定するエラー
発生順情報を発生させるようにすることによって、複数
のエラーが発生した場合のエラー発生順を知ることが可
能となり、エラー発生の真の原因である故障箇所の指摘
精度を向上させることができる。In this way, by generating error occurrence order information that specifies the input order of the error signals 11-1 that are respectively input to the error flip-flops 1-i, the error occurrence order when multiple errors occur can be changed. This makes it possible to improve the accuracy of pointing out the failure location, which is the true cause of the error occurrence.
発明の詳細
な説明したように本発明によれば、エラー信号をセット
して、この値を保持するエラーフリップフロップに夫々
入力されるエラー信号の入力順序を特定するエラー発生
順情報を発生させるようにすることによって、複数のエ
ラーが発生した場合でもエラーの発生順を知ることがで
き、故障箇所の指摘を容易に行うことができるという効
果がある。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, error signals are set to generate error occurrence order information that specifies the input order of error signals that are respectively input to error flip-flops that hold the values. By doing so, even if a plurality of errors occur, the order in which the errors occur can be known and the location of the failure can be easily identified.
第１図は本発明の一実施例を示すブロック図である。
主要部分の符号の説明
１−１〜１−ｎ・・・・・・エラーフリップフロップ２
・・・・・・カウンタ
３−１〜３−ｎ・・・・・・レジスタ
４−１〜４−ｎ・・・・・・アンド回路５・・・・・・
オア回路FIG. 1 is a block diagram showing one embodiment of the present invention. Explanation of symbols of main parts 1-1 to 1-n...Error flip-flop 2
...Counter 3-1 to 3-n...Register 4-1 to 4-n...And circuit 5...
OR circuit
Claims (2)
される複数のエラーフリップフロップを有するエラー検
出回路であって、前記エラーフリップフロップに入力さ
れる前記エラー信号の入力順序を特定するエラー発生順
情報を発生する発生手段を設けたことを特徴とするエラ
ー検出回路。(1) An error detection circuit having a plurality of error flip-flops that are respectively set in response to input of a plurality of types of error signals, the error detecting circuit specifying the input order of the error signals input to the error flip-flops. An error detection circuit characterized by comprising a generating means for generating occurrence order information.
手段と、前記エラーフリップフロップ夫々に対応して設
けられ、前記計数手段の出力値を入力とする保持手段と
を設け、対応する前記エラーフリップフロップがセット
されるまでは前記保持手段に前記計数手段の出力値がセ
ットされ、対応する前記エラーフリップフロップがセッ
トされた以降は前記保持手段にセットされた値を保持す
るようにしたことを特徴とする特許請求の範囲第１項の
エラー検出回路。(2) The generating means includes a counting means for counting the number of times an error has occurred, and a holding means that is provided corresponding to each of the error flip-flops and receives the output value of the counting means as an input, and the generating means is provided with a counting means for counting the number of occurrences of an error, and a holding means that is provided corresponding to each of the error flip-flops and receives the output value of the counting means, and The output value of the counting means is set in the holding means until the flip-flop is set, and the value set in the holding means is held after the corresponding error flip-flop is set. An error detection circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218877A JPS6373435A (en) | 1986-09-17 | 1986-09-17 | Error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218877A JPS6373435A (en) | 1986-09-17 | 1986-09-17 | Error detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373435A true JPS6373435A (en) | 1988-04-04 |
Family
ID=16726706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218877A Pending JPS6373435A (en) | 1986-09-17 | 1986-09-17 | Error detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373435A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7908444B2 (en) | 2009-02-20 | 2011-03-15 | Renesas Electronics Corporation | Status holding circuit and status holding method |
-
1986
- 1986-09-17 JP JP61218877A patent/JPS6373435A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7908444B2 (en) | 2009-02-20 | 2011-03-15 | Renesas Electronics Corporation | Status holding circuit and status holding method |
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