JPS6337973B2 - - Google Patents
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- JPS6337973B2 JPS6337973B2 JP9635480A JP9635480A JPS6337973B2 JP S6337973 B2 JPS6337973 B2 JP S6337973B2 JP 9635480 A JP9635480 A JP 9635480A JP 9635480 A JP9635480 A JP 9635480A JP S6337973 B2 JPS6337973 B2 JP S6337973B2
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- digital filter
- filter device
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0405—Recursive filters comprising a ROM addressed by the input and output data signals
Description
【発明の詳細な説明】
本発明は、伝達関数の係数を予め記憶し、該係
数の切替により特性を可変としたデイジタルフイ
ルタ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital filter device in which coefficients of a transfer function are stored in advance and characteristics are made variable by switching the coefficients.
近年、トランジスタ、抵抗、コンデンサ、コイ
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。 In recent years, digital filters consisting of multipliers, adders, delay circuits, etc. have been attracting attention instead of analog filters that can be realized using transistors, resistors, capacitors, coils, or operational amplifiers. A major feature of this digital filter is that filters with many characteristics can be easily constructed using the same circuit.
第１図は、伝達関数が
Ｈ（Ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2
……式(1)
で表わされるIIR（無限応答）デイジタルフイル
タで、カツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。 In Figure 1, the transfer function is H(Z)=K・1+a 1 Z -1 +a 2 Z -2 /1+b 1 Z -1 +b 2 Z -2
...This is an IIR (infinite response) digital filter expressed by equation (1), and is a low-pass filter (or high-pass filter) with a variable cutoff frequency.
第１図に於て、１は入力信号が供給される加算
器であり、この加算器１出力は加算器２に供給さ
れると共に、単位時間の遅延を行う遅延回路３に
与えられる。そして、この遅延回路３出力は、乗
算器４，５に供給される。この乗算器４には
ROM（リードオンリメモリ）６からカツトオフ
周波数データcによりアドレス指定され選択出力
されたデータb1が更に供給され、入力信号がb1倍
されて加算器１に与えられる。なお、この入力信
号は加算器１に対して、減算を指示するようにな
つている。また、上記乗算器５には、更にROM
６から選択出力されるデータa1が供給され、入力
信号がa1倍されて加算器２に与えられる。そし
て、上記遅延回路３出力は更に単位時間の遅延を
行う遅延回路７を介し、乗算器８，９に与えられ
る。上記乗算器８，９にはそれぞれROM６から
供給されるデータb2，a2が更に供給され、入力信
号がb2倍、a2倍されて、加算器１，２に与えられ
る。なお、加算器１に与えられる信号は減算を指
示するようになつている。そして、上記加算器１
出力、乗算器５，９出力が供給され、それ等を加
算する加算器２の出力は、カツトオフ周波数cに
よつて選択されるROM６の出力Ｋが供給される
乗算器１０に与えられ、Ｋ倍されて出力信号とな
る。 In FIG. 1, numeral 1 is an adder to which an input signal is supplied, and the output of this adder 1 is supplied to an adder 2 and also to a delay circuit 3 which delays by a unit time. The output of this delay circuit 3 is then supplied to multipliers 4 and 5. This multiplier 4 has
Data b 1 addressed and selectively output by the cutoff frequency data c is further supplied from a ROM (read only memory) 6 , and the input signal is multiplied by b 1 and applied to the adder 1 . Note that this input signal instructs the adder 1 to perform subtraction. Furthermore, the multiplier 5 further includes a ROM.
Data a 1 selectively outputted from 6 is supplied, and the input signal is multiplied by a 1 and given to adder 2 . Then, the output of the delay circuit 3 is applied to multipliers 8 and 9 via a delay circuit 7 which further delays the signal by a unit time. Data b 2 and a 2 supplied from the ROM 6 are further supplied to the multipliers 8 and 9, respectively, and the input signals are multiplied by b 2 and a 2 and applied to adders 1 and 2. Note that the signal given to the adder 1 is designed to instruct subtraction. Then, the adder 1
The output of the adder 2, which is supplied with the outputs of the multipliers 5 and 9, and which adds them together, is given to the multiplier 10, which is supplied with the output K of the ROM 6 selected by the cutoff frequency c, and is multiplied by K. and becomes the output signal.
然るに、カツトオフ周波数cの変更により、今
“Ａ”なる特性をもつフイルタから“Ｂ”なる特
性をもつフイルタに変化せしめた際、各係数が大
幅に変化する場合は、その出力変化は大きく、不
連続となり、特に、このようなデイジタルフイル
タ装置を電子楽器や各種音響機器に適用した場合
は、聴覚上不自然さを感じる等の欠点があつた。 However, when changing the cut-off frequency c from a filter with characteristics "A" to a filter with characteristics "B", if each coefficient changes significantly, the output change will be large and undesirable. Particularly when such a digital filter device is applied to an electronic musical instrument or various types of audio equipment, there are drawbacks such as an audible sense of unnaturalness.
この発明は以上の点に鑑みてなされたもので、
予め伝達関数の係数を記憶し、この係数の切替に
より特性を可変としたデイジタルフイルタ装置に
於て、上記係数の切替のタイミングをデイジタル
フイルタ装置への入力信号に基き決定すると共
に、上記係数の切替時に内部回路をクリアするよ
うにしたデイジタルフイルタ装置を提供すること
を目的とする。 This invention was made in view of the above points,
In a digital filter device that stores coefficients of a transfer function in advance and changes characteristics by switching the coefficients, the timing of switching the coefficients is determined based on an input signal to the digital filter device, and the timing of switching the coefficients is determined based on an input signal to the digital filter device. An object of the present invention is to provide a digital filter device that sometimes clears an internal circuit.
以下、この発明の一実施例を図面を参照して詳
細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第２図は、本実施例の回路構成を示すものであ
るが、説明の簡略化の為第１図と同一箇所には同
一符号を付して、その説明を省略する。即ち、第
２図中１１は第３図に示す如き一致検出回路であ
る。この一致検出回路１１には、このデイジタル
フイルタ装置に供給される入力信号のうち上位６
ビツト与えられる。尚、デイジタルフイルタ装置
に与えられる入力信号は、第４図に示す如くその
絶対値が１を越えないように制御されており、最
上位ビツトが符号ビツトで、以下2-1〜2-7の重み
付けされた７ビツトの計８ビツトデータより成
る。また、このデイジタルフイルタ装置は２の補
数表現による演算を行う。 FIG. 2 shows the circuit configuration of this embodiment, but for the purpose of simplifying the explanation, the same parts as in FIG. 1 are given the same reference numerals and the explanation thereof will be omitted. That is, 11 in FIG. 2 is a coincidence detection circuit as shown in FIG. 3. This coincidence detection circuit 11 receives the top 6 of the input signals supplied to this digital filter device.
Bits are given. The input signal given to the digital filter device is controlled so that its absolute value does not exceed 1, as shown in Fig. 4, and the most significant bit is the sign bit, and the following 2 -1 to 2 -7 bits are controlled. It consists of a total of 8 bits of data (7 bits weighted). Further, this digital filter device performs calculations using two's complement representation.
しかして、一致検出回路１１は、６ビツト入力
が全て“１”であるのを検出するアンド回路１２
と、この６ビツト入力の各々を反転するインバー
タ１３1〜１３6と、このインバータ１３1〜１３6
の全ビツト出力が“１”であるのを検出するアン
ド回路１４と、このアンド回路１２，１４の出力
が供給されるオア回路１５を有する。 Therefore, the coincidence detection circuit 11 operates as an AND circuit 12 that detects that all 6-bit inputs are "1".
, inverters 13 1 to 13 6 that invert each of these 6-bit inputs, and inverters 13 1 to 13 6
It has an AND circuit 14 for detecting that all bit outputs are "1", and an OR circuit 15 to which the outputs of the AND circuits 12 and 14 are supplied.
そして、このオア回路１５出力はラツチ１６に
対し、読込み制御信号Ｒとして印加される。例え
ば、このラツチ１６は読込み制御信号Ｒの立上り
のタイミングで読込み動作を行う。そして、この
ラツチ１６には、アツトオフ周波数データc（複
数ビツトより成る）が供給され、上記読込み制御
信号Ｒにより読込みが行われ、その出力即ちデー
タc′により、ROM６に対するアドレス指定が行
われる。 The output of this OR circuit 15 is applied to the latch 16 as a read control signal R. For example, this latch 16 performs a read operation at the timing of the rise of the read control signal R. The latch 16 is supplied with the at-off frequency data c (consisting of a plurality of bits), read by the read control signal R, and the output, that is, the data c', specifies an address for the ROM 6.
従つて、ROM６は、上記ラツチ１６から供給
されるデータc′によりアドレス指定され係数a1，
a2，b1，b2，Ｋが選択出力されることになる。 Therefore, the ROM 6 is addressed by the data c' supplied from the latch 16 and has the coefficients a 1 ,
a 2 , b 1 , b 2 , and K are selectively output.
更に、第２図中１７は比較回路であり、ラツチ
１６に対する入力信号cと出力信号c′の不一致
を検出し、その不一致が検出され、上記読込み制
御信号Ｒが出力されるタイミングで、上記遅延回
路３，７の内容をクリアするもので、その詳細は
第５図の如くなる。 Further, reference numeral 17 in FIG. 2 is a comparator circuit which detects a mismatch between the input signal c and the output signal c' to the latch 16, and when the mismatch is detected and the read control signal R is output, the delay This clears the contents of circuits 3 and 7, and the details are shown in FIG.
即ち、上記比較回路１７は上記信号c，
c′（各々ｎビツトより成る。）の各ビツトが供給
される排他的オアゲート１８1〜１８oと、その排
他的オアゲート１８1〜１８o出力が全て供給され
るオアゲート１９及び、このオアゲート１９出力
がその一端の入力となり、その他端の入力とし
て、上記読込み制御信号Ｒが供給されるアンドゲ
ート２０より構成される。 That is, the comparison circuit 17 receives the signals c,
exclusive OR gates 18 1 to 18 o to which each bit of c' (each consisting of n bits) is supplied, an OR gate 19 to which all the outputs of the exclusive OR gates 18 1 to 18 o are supplied, and the output of this OR gate 19 is an input at one end of the AND gate 20, and the read control signal R is supplied as an input at the other end.
そして、上記アンドゲート２０出力は、クリア
信号CLとして、遅延回路３，７に供給され、そ
の記憶内容をクリアするように指令する。 The output of the AND gate 20 is then supplied as a clear signal CL to the delay circuits 3 and 7, instructing them to clear their stored contents.
次に、本実施例の動作につき説明する。即ち、
今式(1)で表わされる伝達関数の各係数を所定値に
選択することにより特性“Ａ”のデイジタルフイ
ルタを構成した場合、その伝達関数を説明の便宜
上次式(2)の如く記載する。 Next, the operation of this embodiment will be explained. That is,
When a digital filter with characteristic "A" is constructed by selecting each coefficient of the transfer function represented by equation (1) to a predetermined value, the transfer function will be described as shown in equation (2) below for convenience of explanation.
HA（Ｚ）＝KA・１＋a1AZ-1＋a2AZ-2／１＋b1AZ-1＋b2
AZ-2……式(2)
即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数データc′Aによつて、a1A，a2A，b1A，
b2A，KAの値がROM６から読出されることにな
る。 H A (Z)=K A・1+a 1A Z -1 +a 2A Z -2 /1+b 1A Z -1 +b 2
A Z -2 ...Formula (2) That is, each coefficient a 1 , a 2 , b 1 , b 2 , K is a 1A , a 2A , b 1A ,
The values of b 2A and K A will be read from the ROM6.
そして、この係数a1A，a2A，b1A，b2A，KAが、
各々乗算器５，９，４，８，１０に供給されてい
るとする。この状態からカツトオフ周波数をCB
に変更することにより、伝達関数を次式(3)の如く
変更して、特性“Ｂ”のデイジタルフイルタを構
成する場合、
HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋b2
BZ-2……式(3)
ラツチ１６には、入力データCBが供給され、そ
の出力データはデータCA′（≠CB）となつている。 And these coefficients a 1A , a 2A , b 1A , b 2A , K A are
Assume that the signals are supplied to multipliers 5, 9, 4, 8, and 10, respectively. From this state, set the cutoff frequency to CB.
When configuring a digital filter with characteristic “B” by changing the transfer function as shown in equation (3) below, H B (Z)=K B・1+a 1B Z -1 +a 2B Z - 2 /1+b 1B Z -1 +b 2
B Z -2 ...Equation (3) Input data CB is supplied to the latch 16, and its output data is data CA ' (≠ CB ).
しかして、その場合、このデイジタルフイルタ
装置に対する入力信号が、その上位６ビツトが同
一内容となつた際、換言すると、入力データが第
４図に示す如く「0.0234375〜−0.0546875」の範
囲内になつたタイミングで、一致検出回路１１か
らは、読込み制御信号Ｒが出力し、この読込み制
御信号Ｒの立上りのタイミングでラツチ１６に対
し、読込み動作を指令する。 In that case, when the input signals to this digital filter device have the same content in their upper 6 bits, in other words, the input data falls within the range of "0.0234375 to -0.0546875" as shown in FIG. At the same timing, the read control signal R is output from the coincidence detection circuit 11, and at the rising timing of the read control signal R, the latch 16 is commanded to perform a read operation.
その結果、ラツチ１６には、カツトオフ周波数
データCBが記憶されることになり、ROM６から
は係数a1B，a2B，b1B，b2B、KBが各々出力するよ
うになる。 As a result, the cutoff frequency data CB is stored in the latch 16, and the coefficients a 1B , a 2B , b 1B , b 2B , and K B are output from the ROM 6, respectively.
それと同時に、比較回路１７内のオアゲート１
９からは、信号c，c′の少なくとも１ビツトが
異なる為、“１”信号が出力されることになり、
その際アンドゲート２０は、上記読込み制御信号
Ｒにて開成されており、その結果クリア信号CL
が出力されることになる。従つて、このクリア信
号CLは、上記遅延回路３，７に対し、記憶デー
タをクリアするように指令して、デイジタルフイ
ルタ装置を初期設定する。 At the same time, OR gate 1 in comparison circuit 17
From 9 onwards, since at least one bit of signals c and c' is different, a "1" signal is output.
At this time, the AND gate 20 is opened by the read control signal R, and as a result, the clear signal CL
will be output. Therefore, this clear signal CL instructs the delay circuits 3 and 7 to clear the stored data, thereby initializing the digital filter device.
しかして、デイジタルフイルタ装置は、上記式
(3)で示される伝達関数のデイジタルフイルタとし
て動作することになる。 Therefore, the digital filter device uses the above formula.
It will operate as a digital filter with the transfer function shown in (3).
このように、本実施例の場合、デイジタルフイ
ルタ装置に対する入力信号が、「０」を含む
「0.023437〜−0.0546875」の範囲に変化したタイ
ミングで、即ち、入力信号レベルが小の場合に限
りROM６に対するアドレス指定を変更可能と
し、その際デイジタルフイルタ装置の遅延回路
３，７をクリアしてデイジタルフイルタ装置を初
期設定するようにしたことにより、デイジタルフ
イルタ装置の特性を変更した場合の過渡的な影響
を最小限とすることが可能となる。 As described above, in the case of this embodiment, the input signal to the ROM 6 is changed only when the input signal to the digital filter device changes to the range of "0.023437 to -0.0546875" including "0", that is, when the input signal level is low. By making it possible to change the address specification and at that time clearing the delay circuits 3 and 7 of the digital filter device to initialize the digital filter device, transient effects when changing the characteristics of the digital filter device can be reduced. It is possible to minimize it.
尚、上記実施例では、デイジタルフイルタ装置
の特性変更のタイミングを、このデイジタルフイ
ルタ装置に対する入力信号の上位６ビツトデータ
に基づき決定するようにしたが、比較すべきデー
タのビツト数はこれに限らない。 In the above embodiment, the timing of changing the characteristics of the digital filter device is determined based on the upper 6-bit data of the input signal to the digital filter device, but the number of bits of the data to be compared is not limited to this. .
また、上記実施例に於ては、特性変更のタイミ
ングを、デイジタルフイルタ装置の入力信号が数
値「０」を含む所定レベル内に変化したことによ
り決定したが、ラツチ１６を読込み制御信号Ｒの
立下りのタイミングで動作させるようにすれば、
上記所定レベルを通過したタイミングで特性変更
が行われることになる。更に、入力信号の波形が
与め設定されている場合は、その入力信号の一周
期が終了するタイミングを一致検出回路１１によ
り検出して行うようにすれば良く、一致検出回路
１１は入力信号の波形に応じて、波形の一周期を
検出するような回路構成とすれば良い。その場
合、例えば、符号ビツトが反転すれば波形の１周
期が終了する信号が入力するものであれば、符号
ビツトのみに基き読込み制御信号Ｒを作成するよ
うにすれば良い。 Further, in the above embodiment, the timing of changing the characteristics was determined when the input signal of the digital filter device changed to within a predetermined level including the numerical value "0"; If you operate it at the timing of descent,
The characteristics are changed at the timing when the above-mentioned predetermined level is passed. Furthermore, if the waveform of the input signal is given and set, the coincidence detection circuit 11 may detect the timing at which one cycle of the input signal ends; The circuit may be configured to detect one cycle of the waveform depending on the waveform. In that case, for example, if a signal whose waveform completes one period when the sign bit is inverted is input, the read control signal R may be created based only on the sign bit.
更に、上記実施例では、比較回路１７の出力で
あるクリア信号CLにより、遅延回路３，７の内
容をクリアしたが、必要に応じて、デイジタルフ
イルタ装置の他の回路を初期設定するようにして
も良い。 Furthermore, in the above embodiment, the contents of the delay circuits 3 and 7 are cleared by the clear signal CL which is the output of the comparison circuit 17, but other circuits of the digital filter device may be initialized as necessary. Also good.
加えて、上記実施例は２次／２次のＲデイ
ジタルフイルタ装置につき説明したが、高次のデ
イジタルフイルタ装置にも本発明を適用すること
は可能であり、その他、各種特性を有するデイジ
タルフイルタ装置に本発明を適用することも可能
である。 In addition, although the above embodiment has been explained with respect to a second-order/second-order R digital filter device, it is possible to apply the present invention to a higher-order digital filter device, and to other digital filter devices having various characteristics. It is also possible to apply the present invention to.
その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能であることは勿論である。 It goes without saying that various other modifications and applications can be made without departing from the gist of the present invention.
この発明は、以上詳述した如く、予め伝達関数
の係数を記憶し、この係数の切替により特性を可
変としたデイジタルフイルタ装置に於て、上記係
数の切替のタイミングをデイジタルフイルタ装置
への入力信号の波形データが基準レベルもしくは
その近傍に対応する値となつたことを検出するこ
とにより決定すると共に、上記係数の切替時には
デイジタルフイルタ装置を初期設定するようにし
た為、係数切替時の過渡的な影響が抑制されるこ
とになるという利点があり、また、このデイジタ
ルフイルタ装置を電子楽器あるいは各種音響機器
等に適用した場合には、特性切替時も聴覚上なめ
らかに出力音が変化することになり、切替時の不
自然が解消される等、非常に有効である。 As described in detail above, in a digital filter device in which coefficients of a transfer function are stored in advance and characteristics are varied by switching the coefficients, the timing of switching the coefficients is determined by inputting an input signal to the digital filter device. This is determined by detecting that the waveform data of has reached a value corresponding to the reference level or its vicinity, and since the digital filter device is initialized when switching the coefficients, transient This has the advantage that the effects are suppressed, and when this digital filter device is applied to electronic musical instruments or various types of audio equipment, the output sound changes audibly smoothly even when changing characteristics. This is very effective as it eliminates unnaturalness during switching.
第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図は
第２図の一致検出回路１１の詳細図、第４図は、
本実施例の入力データを説明する為の図、第５図
は、第２図の比較回路１７の詳細図である。
１，２……加算器、３，７……遅延回路、４，
５，８，９，１０……乗算器、６……ROM、１
１……一致検出回路、１６……ラツチ、１７……
比較回路。
FIG. 1 is a diagram showing the circuit configuration of a conventional digital filter device, FIG. 2 is a circuit diagram of a digital filter device showing an embodiment of the present invention, and FIG. 3 is a detailed diagram of the coincidence detection circuit 11 in FIG. Figure 4 is
FIG. 5, which is a diagram for explaining the input data of this embodiment, is a detailed diagram of the comparison circuit 17 of FIG. 2. 1, 2... Adder, 3, 7... Delay circuit, 4,
5, 8, 9, 10... Multiplier, 6... ROM, 1
1... Match detection circuit, 16... Latch, 17...
Comparison circuit.
Claims (1)
え、所定の伝達関数に従つて入力信号をフイルタ
リングするデイジタルフイルタ装置に於て、 特性に応じて上記伝達関数の係数の切替を行な
う切替手段と、 上記デイジタルフイルタ装置への上記入力信号
の波形データが基準レベルもしくはその近傍に対
応する値となつたことを検出する検出手段と、 該検出手段の検出結果に応じて上記切替手段の
係数切替のタイミングを制御する切替タイミング
制御手段と、 該切替タイミング制御手段の制御により上記切
替手段で係数の切替がなされた際に、上記遅延回
路の内容をクリアするクリア制御手段と、 を具備したことを特徴とするデイジタルフイルタ
装置。 ２ 上記波形データは数値「０」を基準レベルと
した正負の値をもつデータであり、上記検出手段
は上記波形データの所定ビツトデータを判定する
ことにより、波形データが数値「０」もしくはそ
の近傍に対応する値となつたことを検出すること
を特徴とする特許請求の範囲第１項記載のデイジ
タルフイルタ装置。[Claims] 1. In a digital filter device that includes at least a multiplier, an adder, and a delay circuit and filters an input signal according to a predetermined transfer function, the coefficients of the transfer function are switched according to the characteristics. a detection means for detecting that the waveform data of the input signal to the digital filter device has reached a value corresponding to a reference level or a value in the vicinity thereof; a switching timing control means for controlling the timing of coefficient switching of the means; and a clearing control means for clearing the contents of the delay circuit when the coefficients are switched by the switching means under the control of the switching timing control means. A digital filter device comprising: 2. The waveform data has positive and negative values with the numerical value "0" as a reference level, and the detecting means determines whether the waveform data is the numerical value "0" or its vicinity by determining predetermined bit data of the waveform data. 2. The digital filter device according to claim 1, wherein the digital filter device detects that the value has reached a value corresponding to .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635480A JPS5721118A (en) | 1980-07-15 | 1980-07-15 | Digital filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635480A JPS5721118A (en) | 1980-07-15 | 1980-07-15 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5721118A JPS5721118A (en) | 1982-02-03 |
| JPS6337973B2 true JPS6337973B2 (en) | 1988-07-27 |
Family
ID=14162653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9635480A Granted JPS5721118A (en) | 1980-07-15 | 1980-07-15 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5721118A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210036840A (en) * | 2019-09-26 | 2021-04-05 | 주식회사 루닛 | Training method for specializing artificial intelligence model in deployed institution, and apparatus for training the artificial intelligence model |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679001A (en) * | 1985-10-11 | 1987-07-07 | International Business Machines Corporation | Adaptive stop-notch filter |
| JPH01136408A (en) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | Initial setting system for data ram |
| JPH01300712A (en) * | 1988-05-30 | 1989-12-05 | Sony Corp | Frequency characteristic control circuit |
| JPH0770958B2 (en) * | 1990-09-29 | 1995-07-31 | 株式会社島津製作所 | Digital filter |
-
1980
- 1980-07-15 JP JP9635480A patent/JPS5721118A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5721118A (en) | 1982-02-03 |
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