JPS6333738B2 - - Google Patents
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- JPS6333738B2 JPS6333738B2 JP54090455A JP9045579A JPS6333738B2 JP S6333738 B2 JPS6333738 B2 JP S6333738B2 JP 54090455 A JP54090455 A JP 54090455A JP 9045579 A JP9045579 A JP 9045579A JP S6333738 B2 JPS6333738 B2 JP S6333738B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタルPLL回路の位相比較器
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase comparator for a digital PLL circuit.
データ通信時でのデイジタル受信機内でのクロ
ツク抽出は、デイジタルPLL（フエーズロツクル
ープ）回路によつて行つている。デイジタル
PLL回路の全体構成を第１図に示す。このPLL
回路は位相比較器１、アツプダウンカウンタ２、
可変分周回路３、水晶発振器５、固定分周回路
４、反転ゲート６とより成立つている。位相比較
器１には、送信されてくる入力信号１Ａ、反転出
力信号４Ｃ、90゜位相遅れ信号４Ｂ、高周波信号
２Ｃの４つが入力し、入力信号１Ａの位相チエツ
クを行つている。位相比較器１での位相チエツク
の結果は、アツプ／ダウン（Ｕ／Ｄ）クロツク信
号１Ｂ、アツプ／ダウン（Ｕ／Ｄ）情報１Ｃとし
て出力され、次印のアツプ／ダウン（Ｕ／Ｄ）カ
ウンタ２の入力となる。Ｕ／Ｄカウンタ２では、
両入力をもとに計数値のアツプ又はダウンを行
い、アツプ又はダウンの一方の方向に所定個（例
えば４個）計数を行つた段階で出力２Ａを発生す
るように構成されている。この出力２Ａと位相比
較器１のＵ／Ｄ情報１Ｃとが水晶発振器５の発振
出力である原振周波数信号５Ａと共に可変分周回
路３に入力する。可変分周回路３では上記各入力
をもとに可変分周を行い、その結果を出力２Ｂと
して固定分周回路４に入力させる。固定分周回路
４は、上記出力２Ｂに対して固定分周を行い、そ
の結果として出力信号４Ａ、90゜位相遅れ信号４
Ｂを発生する。出力信号４Ａはインバータ６を介
して反転出力信号４Ｃとなる。また、出力２Ｂよ
り高周波信号２Ｃが得られる。 Clock extraction within the digital receiver during data communication is performed by a digital PLL (phase lock loop) circuit. digital
Figure 1 shows the overall configuration of the PLL circuit. This PLL
The circuit consists of a phase comparator 1, an up/down counter 2,
It consists of a variable frequency divider circuit 3, a crystal oscillator 5, a fixed frequency divider circuit 4, and an inversion gate 6. The phase comparator 1 receives four input signals: an input signal 1A, an inverted output signal 4C, a 90° phase delayed signal 4B, and a high frequency signal 2C, and performs a phase check on the input signal 1A. The result of the phase check in the phase comparator 1 is output as an up/down (U/D) clock signal 1B and up/down (U/D) information 1C, and is output to the next up/down (U/D) counter. 2 input. In U/D counter 2,
It is configured to increase or decrease the count value based on both inputs, and to generate an output 2A when a predetermined number (for example, 4 counts) has been counted in one of the up and down directions. This output 2A and the U/D information 1C of the phase comparator 1 are input to the variable frequency dividing circuit 3 together with the original frequency signal 5A which is the oscillation output of the crystal oscillator 5. The variable frequency divider circuit 3 performs variable frequency division based on each of the above inputs, and inputs the result to the fixed frequency divider circuit 4 as output 2B. The fixed frequency divider circuit 4 performs fixed frequency division on the output 2B, and as a result, the output signal 4A, a 90° phase delayed signal 4.
Generate B. The output signal 4A becomes an inverted output signal 4C via an inverter 6. Further, a high frequency signal 2C is obtained from the output 2B.
かかる構成を採用することによつて、入力信号
の中のクロツクに同期した出力信号を検出できる
ことになる。然るに、入力信号１Ａの性格によつ
ては該入力信号の中のクロツクに同期したクロツ
クを出力信号として得ることができない欠点を持
つ。この欠点の発生理由は位相比較器１の内部構
成によるものであつた。以下、位相比較器１の内
部構成を示す第２図及びそのタイムチヤートを示
す第３図によつて、このことを説明しよう。 By adopting such a configuration, it is possible to detect an output signal synchronized with the clock in the input signal. However, depending on the nature of the input signal 1A, there is a drawback that a clock synchronized with the clock in the input signal cannot be obtained as an output signal. The reason for this defect was the internal structure of the phase comparator 1. This will be explained below with reference to FIG. 2 showing the internal structure of the phase comparator 1 and FIG. 3 showing its time chart.
第２図の位相比較器１はＤフリツプフロツプ
（FF）１０，１１、インバータ１２、エクスクル
ーセブ（EX）オア１３、インバータ１４，１５、
ナンドゲート１６、Ｄフリツプフロツプ（FF）
１７とより成る。FF１０のＴ端子には入力信号
１Ａ、Ｄ端子には90゜位相遅れ信号４Ｂが入力し、
入力信号１Ａの立上り時に信号４Ｂが“１”であ
れば、“１”がセツトされＱ端子から“１”が出
力１０Ａと出力するようになつている。入力信号
１Ａの立上り時に信号４Ｂが“０”であれば逆に
“０”が出力１０Ａとして出力する。次にFF１１
のＴ端子には入力信号１Ａのインバータ１２を介
した反転入力信号が印加し、Ｄ端子には90゜位相
遅れ信号４Ｂが印加している。このFF１１もFF
１０と同様のトリガー形式であり、Ｑ端子からの
出力１１Ａは第３図の如くなる。尚、第３図で斜
線を引いた部分は“１”、“０”のいずれとも確定
しない部分を示している。 The phase comparator 1 in FIG.
NAND gate 16, D flip-flop (FF)
It consists of 17. The input signal 1A is input to the T terminal of FF10, and the 90° phase delayed signal 4B is input to the D terminal.
If the signal 4B is "1" at the rising edge of the input signal 1A, "1" is set and "1" is output from the Q terminal as the output 10A. If the signal 4B is "0" at the rising edge of the input signal 1A, conversely, "0" is output as the output 10A. Next FF11
An inverted input signal of the input signal 1A via the inverter 12 is applied to the T terminal, and a 90° phase delayed signal 4B is applied to the D terminal. This FF11 is also FF
It has the same trigger type as 10, and the output 11A from the Q terminal is as shown in FIG. Note that the hatched portion in FIG. 3 indicates a portion that is not determined to be either "1" or "0".
次に、EXオア１３では、FF１０の出力１０
Ａ、FF１１の反転出力１１Ｂの排他的論理をと
つており、両者のいずれか一方のみが“１”の
時、出力２０を発生する。更に、出力１０Ａ，１
１Ｂはインバータ１４，１５を介して反転されナ
ンドゲート１６の入力となる。インバータ１４，
１５、ナンドゲード１６とはアンドゲートを形成
しており、従つて、ナンドゲート１６の出力１Ｃ
には、FF１０，１１の出力１０Ａ，１１Ｂのア
ンド結果が出力される。この出力はＵ／Ｄ情報と
なる。 Next, in EX or 13, output 10 of FF10
A, the exclusive logic of the inverted output 11B of the FF 11 is taken, and when only one of them is "1", an output 20 is generated. Furthermore, output 10A, 1
1B is inverted via inverters 14 and 15 and becomes an input to a NAND gate 16. Inverter 14,
15. The NAND gate 16 forms an AND gate, so the output 1C of the NAND gate 16
, the AND result of the outputs 10A and 11B of FFs 10 and 11 is output. This output becomes U/D information.
一方、FF１７のＴ端子にはインバータ６を介
して得られる反転出力信号４ｃが印加され、Ｄ端
子には出力１３Ａが印加され、且つリセツト端子
Ｒには高周波信号２Ｃが印加されている。この結
果、出力１Ｂとして、第３図に示す如き波形が得
られる。この出力１Ｂは、入力信号１Ａが“０”
となつている区間T0では３個発生している。出
力１Ｂは第１図で示したＵ／Ｄクロツク信号であ
り、この信号が入力信号１Ａの途切れている区間
T0で発生するため、次段のＵ／Ｄカウンタ２へ
の入力となり、PLL回路の全体動作に悪影響を
及ぼす。即ち、入力信号の少しの途切れでも出力
に影響し、ジツタの大きい出力クロツクとなり、
入力信号に同期した出力クロツクを得ぬくい欠点
を持つ。 On the other hand, the inverted output signal 4c obtained through the inverter 6 is applied to the T terminal of the FF 17, the output 13A is applied to the D terminal, and the high frequency signal 2C is applied to the reset terminal R. As a result, a waveform as shown in FIG. 3 is obtained as output 1B. This output 1B indicates that the input signal 1A is “0”
There are three occurrences in the interval T 0 . Output 1B is the U/D clock signal shown in Fig. 1, and this signal corresponds to the interrupted section of input signal 1A.
Since it occurs at T 0 , it becomes an input to the U/D counter 2 at the next stage, and has an adverse effect on the overall operation of the PLL circuit. In other words, even a slight interruption in the input signal will affect the output, resulting in an output clock with large jitter.
It has the disadvantage of not being able to obtain an output clock that is synchronized with the input signal.
本発明の目的は、入力信号の多少の途切れがあ
つても出力信号に影響を与えないようにした
PLL回路の位相比較器を提供するものである。 An object of the present invention is to prevent the output signal from being affected even if there is some interruption in the input signal.
This provides a phase comparator for a PLL circuit.
本発明の要旨は、論理構成を変更することによ
つて、入力信号の途切れがあつても正しい出力信
号を発生させるようにしたものである。 The gist of the present invention is to generate a correct output signal even if there is an interruption in the input signal by changing the logic configuration.
以下、図面により本発明を詳細に説明する。第
４図は本発明の位相比較器の実施例を示す図、第
５図はそのタイムチヤートを示す図である。第４
図の構成で第２図と異なる点は、FF１０，１１
への入力の印加の仕方及びＵ／Ｄ情報の取り出し
方にある。前者では、入力信号１ＡをFF１０，
１１のＤ端子に印加させ、90゜位相ずれ信号４Ｂ
をFF１０のＴ端子に印加させ、FF１１のＴ端子
にはインバータ１２を介して反転90゜位相ずれ信
号を印加させるようにしている。後者では、FF
１０の端子からの出力１０ＢとFF１１の端
子からの出力１１Ｂとをオアゲート１８の入力と
し、該ゲート１８の出力をもつてＵ／Ｄ情報１Ｃ
の形成をはかるようにしている。 Hereinafter, the present invention will be explained in detail with reference to the drawings. FIG. 4 is a diagram showing an embodiment of the phase comparator of the present invention, and FIG. 5 is a diagram showing its time chart. Fourth
The difference in the configuration of the diagram from Figure 2 is that FF10, 11
The problem lies in how to apply input to and how to extract U/D information. In the former case, input signal 1A is input to FF10,
11 D terminal, 90° phase shift signal 4B
is applied to the T terminal of the FF 10, and an inverted 90° phase shift signal is applied to the T terminal of the FF 11 via the inverter 12. In the latter, FF
The output 10B from the terminal of FF10 and the output 11B from the terminal of FF11 are input to the OR gate 18, and the output of the gate 18 is used as the U/D information 1C.
We are trying to measure the formation of
次に動作を説明する。FF１０では、Ｔ端子に
入力する90゜位相ずれ信号４Ｂが立上つた時点の
Ｄ端子に印加される入力信号１Ａをセツトするた
め、t1時点では“０”がFF１０にセツトされる。
この“０”セツトはt2時点まで継続し、t2時点で
FF１０のＱ出力である信号１０Ａは“０”から
“１”となる。次に、一方、FF１１では、インバ
ータ１２を介して得られる反転90゜位相ずれ信号
が立上つた時点でのＤ端子に印加される信号１Ａ
の状態がセツトされる。従つて、先ずt3時点で
FF１１には“１”がセツトされ、この状態はt4
時点まで継続する。t4時点では入力信号１Ａが
“０”であるため、この時点でFF１１は“０”が
セツトされる。以後はこの状態が継続する。 Next, the operation will be explained. In FF10, "0" is set in FF10 at time t1 in order to set the input signal 1A applied to the D terminal at the time when the 90° phase shift signal 4B inputted to the T terminal rises.
This “0” set continues until time t 2 , at which point
The signal 10A, which is the Q output of the FF 10, changes from "0" to "1". Next, in the FF 11, a signal 1A is applied to the D terminal at the time when the inverted 90° phase shift signal obtained via the inverter 12 rises.
state is set. Therefore, first, at time t 3
“1” is set in FF11, and this state is t 4
Continue up to the point. Since the input signal 1A is "0" at time t4 , the FF 11 is set to "0" at this time. This state will continue from then on.
従つて、EXオア１３の出力１３Ａは第５図に
示す如く時刻t4までの間では“１”となり、t4〜
t2の区間では“０”となる。この出力１３Ａをう
けてFF１７では、第４図に示す如くパルス１Ｂ
１，１Ｂ２，１Ｂ３より成る出力１Ｂを発生す
る。この結果から明らかなように、本実施例によ
れば区間T0では、従来３個発生していたパルス
がパルス１Ｂ２の１個のみとなり、Ｕ／Ｄクロツ
ク信号１Ｂは入力信号のT0区間での途切れがあ
つてもその途切れにあまり影響をうけないものと
なる。更に、FF１０，１１の出力端子からの
反転出力１０Ｂ，１１Ｂのオアをとることによつ
てＵ／Ｄ情報１Ｃを得ているため、正しいＵ／Ｄ
情報の検出が可能になつた。 Therefore, the output 13A of the EXOR 13 becomes "1" up to time t4 as shown in FIG. 5, and from t4 to
It becomes "0" in the interval t2 . In response to this output of 13A, the FF17 outputs a pulse of 1B as shown in Figure 4.
It generates an output 1B consisting of 1, 1B2, 1B3. As is clear from this result, according to this embodiment, in the interval T0 , the conventional three pulses are reduced to just one pulse 1B2, and the U/D clock signal 1B is generated in the interval T0 of the input signal. Even if there is a discontinuity, it will not be affected much by the discontinuity. Furthermore, since the U/D information 1C is obtained by ORing the inverted outputs 10B and 11B from the output terminals of FF10 and FF11, the correct U/D
It has become possible to detect information.
以上の実施例で、入力信号１Ａの種類には数多
くの形態がある。例えば、NRZ方式のパルス形
態をマンチエスタコードに変換して送信されてく
る入力信号の形式は一般的である。 In the above embodiments, there are many types of input signal 1A. For example, the format of an input signal that is transmitted by converting an NRZ pulse format into a Mantier code is common.
以上の本発明によれば、入力信号が入つてこな
くとも入力信号の位相が変化しなければ、最後に
同期していたタイミングが維持され、見かけ上入
力データと同期したクロツクを得ることができ
た。これによつて、入力信号の途切れがあつて
も、この途切れによる抽出クロツクのジツタが小
さくなり、安定したクロツクを得ることができる
ようになつた。 According to the present invention, even if no input signal is received, as long as the phase of the input signal does not change, the last synchronized timing is maintained, and it is possible to obtain a clock that is apparently synchronized with the input data. Ta. As a result, even if there is an interruption in the input signal, the jitter in the extracted clock due to the interruption is reduced, making it possible to obtain a stable clock.
第１図はPLL回路の構成図、第２図は従来の
位相比較器の実施例図、第３図はそのタイムチヤ
ート、第４図は本発明の位相比較器の実施例図、
第５図はそのタイムチヤートである。
１……位相比較器、１０，１１，１７……Ｄフ
リツプフロツプ、１３……EXオア、１８……オ
アゲート。
FIG. 1 is a block diagram of a PLL circuit, FIG. 2 is an embodiment of a conventional phase comparator, FIG. 3 is a time chart thereof, and FIG. 4 is an embodiment of a phase comparator of the present invention.
Figure 5 is the time chart. 1... Phase comparator, 10, 11, 17... D flip-flop, 13... EX OR, 18... OR gate.
Claims (1)
比較器の出力であるアツプ／ダウンクロツク信号
及びアツプ／ダウン情報とを入力としアツプ／ダ
ウン計数を行うアツプ／ダウンカウンタと、該カ
ウンタの出力と上記クロツク情報と原振周波数信
号とを入力とする可変分周回路と、該可変分周回
路の出力を入力とする固定分周回路と、該固定分
周回路の出力である出力信号の反転出力信号と該
出力信号よりも90゜位相ずれてなる90゜位相ずれ信
号と、上記可変分周回路から得られる高周波信号
とを上記位相比較器に入力印加せしめる手段とを
備え、上記入力信号の中に含まれるクロツク信号
と同期したクロツク信号を上記固定分周回路の出
力として取り出すようにしたデイジタルPLL回
路に於いて、上記90゜位相ずれ信号がＴ端子に印
加され、上記入力信号がＤ端子に印加される第１
のＤフリツプフロツプと、上記90゜位相ずれ信号
の反転信号がＴ端子に印加され、上記入力信号が
Ｄ端子に印加される第２のＤフリツプフロツプ
と、上記第１、第２のＤフリツプフロツプの端
子の出力を入力としてオアをとり上記アツプ／ダ
ウン情報として出力せしめるオアゲートと、上記
第１、第２のＤフリツプフロツプのＱ端子出力相
互のエクスクルーセブオア出力がＤ端子に印加さ
れ、上記出力信号の反転信号がＴ端子に印加さ
れ、上記高周波信号がＲ端子に印加され、その出
力端子から上記アツプ／ダウンクロツク信号を発
生させるようにした第３のＤフリツプフロツプ
と、をもつて構成されたデイジタルPLL回路の
位相比較器。1. A phase comparator to which an input signal is applied, an up/down counter that receives up/down clock signals and up/down information output from the phase comparator and performs up/down counting, and the output of the counter. A variable frequency divider circuit that receives the above clock information and the original frequency signal as input, a fixed frequency divider circuit that receives the output of the variable frequency divider circuit as input, and an inverted output of the output signal that is the output of the fixed frequency divider circuit. means for inputting, to the phase comparator, a 90° phase-shifted signal that is 90° out of phase with the output signal, and a high-frequency signal obtained from the variable frequency divider circuit; In a digital PLL circuit that outputs a clock signal synchronized with a clock signal included in the clock signal as the output of the fixed frequency divider circuit, the 90° phase shift signal is applied to the T terminal, and the input signal is applied to the D terminal. the first applied
a D flip-flop, a second D flip-flop to which the inverted signal of the 90° phase-shifted signal is applied to the T terminal, and the input signal applied to the D terminal; An OR gate that takes the output as input and outputs it as the up/down information, and an exclusive OR output of the Q terminal outputs of the first and second D flip-flops are applied to the D terminal, and the output signal is inverted. a third D flip-flop to which a signal is applied to the T terminal, the high frequency signal is applied to the R terminal, and the up/down clock signal is generated from its output terminal; Phase comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045579A JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045579A JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5614727A JPS5614727A (en) | 1981-02-13 |
| JPS6333738B2 true JPS6333738B2 (en) | 1988-07-06 |
Family
ID=13999084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9045579A Granted JPS5614727A (en) | 1979-07-18 | 1979-07-18 | Phase comparator of digital pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5614727A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175520U (en) * | 1988-06-03 | 1989-12-14 | ||
| JPH0445711A (en) * | 1990-06-08 | 1992-02-14 | Mitsubishi Agricult Mach Co Ltd | Fertilizing machine |
| JPH0433305U (en) * | 1990-07-17 | 1992-03-18 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205336A (en) * | 1982-05-26 | 1983-11-30 | Hitachi Ltd | Digital phase synchronizing circuit |
| US5384781A (en) * | 1991-02-11 | 1995-01-24 | Tektronix, Inc. | Automatic skew calibration for multi-channel signal sources |
-
1979
- 1979-07-18 JP JP9045579A patent/JPS5614727A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5614727A (en) | 1981-02-13 |
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