JPS63312754A - Error generation circuit - Google Patents
Error generation circuitInfo
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- JPS63312754A JPS63312754A JP62149969A JP14996987A JPS63312754A JP S63312754 A JPS63312754 A JP S63312754A JP 62149969 A JP62149969 A JP 62149969A JP 14996987 A JP14996987 A JP 14996987A JP S63312754 A JPS63312754 A JP S63312754A
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- Maintenance And Management Of Digital Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割信号伝送方式に用いられるフレーム化
データ信号の所望のタイムスロット上のビットを故意に
誤らせることができるエラー発生回路に関する。このエ
ラー発生回路は誤り訂正符号回路その他の試験を行うた
めに利用する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an error generation circuit that can intentionally cause a bit in a desired time slot of a framed data signal used in a time division signal transmission system to be erroneous. This error generation circuit is used to test error correction code circuits and other devices.
本発明は、フレーム化データ信号が伝送されるタイムス
ロットの所望する位置のビットに誤りを故意に発生させ
る手段において、
検出したフレーム信号からの所望の個数のタイムスロッ
トを計数手段で決定し、この位置のビットにこのビット
の論理値を反転させる演算を施すことにより、
簡単な回路構成で所期の機能を実現することができるよ
うにしたものである。The present invention provides means for intentionally generating errors in bits at desired positions of time slots in which framed data signals are transmitted, in which a desired number of time slots from a detected frame signal is determined by a counting means; By performing an operation that inverts the logical value of the bit at the position, the desired function can be achieved with a simple circuit configuration.
ディジタル伝送方式では、情報を担うデータパルス列に
フレームパルスを挿入して伝送し、受信側での復号化を
容易にすることは周知の事実である。フレームパルスは
１ビツトずつ挿入される場合や複数ビットが一ケ所に挿
入される場合がある。It is a well-known fact that in digital transmission systems, a frame pulse is inserted into a data pulse train carrying information for transmission to facilitate decoding on the receiving side. The frame pulse may be inserted one bit at a time, or multiple bits may be inserted at one location.
フレームパルスヲ挿入されたデータパルス列ヲフレーム
化データ信号という。ディジタル伝送路を構成する各装
置の正常性やエラー検出手段をチェックする場合に、装
置を経由するフレーム化データ信号を故意に誤らせるこ
とが必要になる場合がある。このような場合には、誤ら
せるデータのタイムスロット位置まで指定できることが
望ましい。A data pulse train into which a frame pulse is inserted is called a framed data signal. When checking the normality or error detection means of each device constituting a digital transmission path, it may be necessary to intentionally cause a frame data signal passing through the device to be erroneous. In such a case, it is desirable to be able to specify even the time slot position of data that causes errors.
しかし、従来、このような場合に使用できる適当なエラ
ー発生回路が無かった。However, conventionally, there has been no suitable error generation circuit that can be used in such cases.
本発明は、簡単な回路構成でフレーム化データ信号の任
意のタイムスロット位置にエラーを発生させることがで
きるエラー発生回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide an error generation circuit that can generate an error at any time slot position of a framed data signal with a simple circuit configuration.
〔問題点を解決するための手段〕
本発明は、データ信号列にフレーム信号が挿入されて区
切られた区間の所望する位置のタイムスロット上のビッ
トに故意にエラーを発生させるエラー発生回路にふいて
、上記フレーム信号を検出するフレーム信号検出手段と
、この検出時刻を基準にタイムスロット数の計数を行い
、あらかじめ設定した数値に達すると所定の論理値の信
号を出力するエラー発生位置決め手段と、上記フレーム
信号検出手段に生ずる遅延時間に相当の遅延を上記フレ
ーム信号が挿入されたデータ信号列に与える遅延手段と
、この遅延手段の出力する信号と上記エラー発生位置決
め手段の出力する信号との論理演算を行う論理演算手段
とを備えたことを特徴とする。[Means for Solving the Problems] The present invention is directed to an error generation circuit that intentionally generates an error in a bit on a time slot at a desired position in an interval separated by inserting a frame signal into a data signal string. a frame signal detection means for detecting the frame signal, and an error occurrence positioning means for counting the number of time slots based on the detection time and outputting a signal of a predetermined logical value when a preset value is reached; A delay means that applies a delay equivalent to the delay time caused by the frame signal detection means to the data signal string into which the frame signal is inserted, and a logic between the signal output from the delay means and the signal output from the error occurrence positioning means. The present invention is characterized by comprising a logical operation means for performing an operation.
フレーム化データ信号のフレーム信号が検出された時刻
にエラー発生位置決め手段はタイムスロットの個数の計
数を開始する。この計数値があらかじめ設定した値に達
すると、エラー発生位置決め手段から所定の論理値の信
号が論理演算手段に出力される。一方、フレーム化デー
タ信号はフレーム信号の検出に要した遅延時間に相当の
遅延が与えられて論理演算手段に出力されると、この論
理演算手段でエラー発生位置決め手段の出力する信号に
基づきフレーム化データ信号の特定位置のビットの論理
値を反転する演算が行われる。The error occurrence positioning means starts counting the number of time slots at the time when the frame signal of the framed data signal is detected. When this count value reaches a preset value, a signal of a predetermined logical value is output from the error occurrence positioning means to the logical operation means. On the other hand, when the framed data signal is outputted to the logical operation means with a considerable delay time required for detecting the frame signal, this logical operation means frames it based on the signal output from the error occurrence positioning means. An operation is performed to invert the logical value of a bit at a specific position of the data signal.
以下、本発明の一実施例を図面に基づき説明する。第１
図は、本発明の原理を示すブロック構成図であり、第２
図は、本発明の一実施例の構成を示す回路接続図であり
、第３図は、第２図の回路の動作を示すタイミングチャ
ートである。Hereinafter, one embodiment of the present invention will be described based on the drawings. 1st
The figure is a block diagram showing the principle of the present invention.
3 is a circuit connection diagram showing the configuration of an embodiment of the present invention, and FIG. 3 is a timing chart showing the operation of the circuit shown in FIG. 2.
この実施例は、第１図に示すように、データ信号列に挿
入されたフレーム信号を検出するフレーム信号検出手段
であるフレーム信号検出回路４と、この検出時刻を基準
にタイムスロット数の計数を行い、あらかじめ設定した
数値に達すると所定の論理値の信号を出力するエラー発
生位置決め手段であるエラー発生位置決め回路５と、フ
レーム信号検出手段に生ずる遅延時間に相当の遅延をフ
レーム信号が挿入されたデータ信号列に与える遅延手段
である遅延回路３と、この遅延手段の出力する信号とエ
ラー発生位置決め手段の出力する信号との論理演算を行
う論理演算手段である排他的論理和回路６とを含む。As shown in FIG. 1, this embodiment includes a frame signal detection circuit 4 which is a frame signal detection means for detecting a frame signal inserted into a data signal string, and a frame signal detection circuit 4 that counts the number of time slots based on this detection time. The frame signal is inserted with a considerable delay between the error occurrence positioning circuit 5, which is an error occurrence positioning means that outputs a signal of a predetermined logical value when a preset value is reached, and the frame signal detection means. It includes a delay circuit 3 which is a delay means for applying to a data signal string, and an exclusive OR circuit 6 which is a logical operation means for performing a logical operation on a signal output from this delay means and a signal output from an error occurrence positioning means. .
第１図で入力端ｌから入力されたフレーム化データ信号
は２分岐され、一方は遅延回路３に入力され、他方はフ
レーム信号検出回路４に入力され、フレーム信号検出回
路４でフレーム信号が検出される。エラー発生位置決め
回路５はエラーを発生させるタイムスロットの位置を決
定する回路であり、エラーを発生させたいタイムスロッ
トの位置を例えばスイッチなどにより数値で設定してお
き、フレーム信号検出回路４からの検出した旨の情報を
基準にしてタイムスロットをカウントし、設定された数
値のタイムスロットの位置にハイレベルを出力する。こ
こで、フレーム信号検出回路４の出力情報をもとにエラ
ー発生位置決め回路５を駆動するので、このようなりロ
ックパルスに同期して動作する同期回路ではビット遅延
が発生する。In FIG. 1, the framed data signal input from the input terminal l is branched into two, one input to the delay circuit 3, the other input to the frame signal detection circuit 4, and the frame signal is detected by the frame signal detection circuit 4. be done. The error occurrence positioning circuit 5 is a circuit that determines the position of the time slot where an error is to occur.The position of the time slot where the error is to occur is set numerically using, for example, a switch, and then detected by the frame signal detection circuit 4. The time slots are counted based on the information that the time slot has been set, and a high level is output at the time slot position of the set value. Here, since the error occurrence positioning circuit 5 is driven based on the output information of the frame signal detection circuit 4, a bit delay occurs in such a synchronous circuit that operates in synchronization with the lock pulse.
また、フレーム信号が例えば８ビツトで構成されており
、エラーを発生させる位置がフレーム信号の先頭である
場合に、排他的論理和回路６で原信号（入力端１に加え
られるフレーム化データ信号）の極性を反転してエラー
を発生させるには、原信号をフレーム信号検出に要する
８ビツトに同期動作によるビット遅延量を加えた分だけ
遅延させなければならない。その遅延を行うのが遅延回
路３である。排他的論理和回路６て指定されたタイムス
ロットの原信号の極性が反転され、エラーを故意に発生
する。ラッチ回路７で排他的論理和回路６の出力をクロ
ックに同期させるためにラッチされ、ラッチ回路７から
指定されたタイムスロットにエラーを含んだ信号が出力
端２を介して出力される。In addition, if the frame signal is composed of, for example, 8 bits and the position where an error occurs is at the beginning of the frame signal, the original signal (framed data signal applied to the input terminal 1) is processed by the exclusive OR circuit 6. In order to cause an error by reversing the polarity of the frame signal, the original signal must be delayed by an amount equal to the 8 bits required for frame signal detection plus the bit delay amount due to the synchronization operation. The delay circuit 3 performs this delay. The exclusive OR circuit 6 inverts the polarity of the original signal of the designated time slot, intentionally generating an error. The latch circuit 7 latches the output of the exclusive OR circuit 6 in order to synchronize it with the clock, and the latch circuit 7 outputs a signal containing an error in a designated time slot via the output terminal 2.
次に、第２図を参照して本発明の一実施例について説明
する。この図の番号１．２．３．４．５．６および７は
第１図の番号に対応し、また、番号８はクロックパルス
入力端である。この実施例は８ビツトのフレーム信号（
０１１１１１１０）を用い、フレーム信号とフレーム信
号の間に位置する情報を担うデータパルス列のビット長
は特に制限しないタイプのフレーム化データ信号を対象
とした回路である。フレーム信号検出回路４は、８ビツ
トシフトレジスタ４０１および４０２ と、インバータ
回路４０３ないし４０６および４０９ と、８人力ナン
ド回路４０７および４０８ と、２人力ナンド回路４１
０とを備え、８ビツトシフトレジスタ４０１ と、イン
バータ回路４０３および４０４と、８人力ナンド回路４
０７とで第一のフレーム信号検出回路を構成し、８ビツ
トシフトレジスタ４０２ と、インバータ回路４０５お
よび４０６ と、８人力ナンド回路４０８ とで第二の
フレーム信号検出回路を構成する。そして、第二のフレ
ーム信号検出回路の出力をインバータ回路４０９を通し
た信号と第一のフレーム信号検出回路の出力とをナンド
回路４１０で論理積および否定論理した信号をフレーム
信号検出ブロック４の出力とする。これにより、フレー
ム信号が連続して伝送された場合に、最後のフレーム信
号が識別される。Next, an embodiment of the present invention will be described with reference to FIG. Numbers 1.2.3.4.5.6 and 7 in this figure correspond to the numbers in FIG. 1, and number 8 is the clock pulse input terminal. This embodiment uses an 8-bit frame signal (
01111110), the circuit is intended for a type of framed data signal in which the bit length of a data pulse train that carries information located between frame signals is not particularly limited. The frame signal detection circuit 4 includes 8-bit shift registers 401 and 402, inverter circuits 403 to 406 and 409, 8-man NAND circuits 407 and 408, and 2-man NAND circuit 41.
0, an 8-bit shift register 401, inverter circuits 403 and 404, and an 8-man NAND circuit 4.
07 constitutes a first frame signal detection circuit, and 8-bit shift register 402, inverter circuits 405 and 406, and 8-man NAND circuit 408 constitute a second frame signal detection circuit. The frame signal detection block 4 outputs a signal obtained by ANDing and negating the output of the second frame signal detection circuit through the inverter circuit 409 and the output of the first frame signal detection circuit in a NAND circuit 410. shall be. Thereby, when frame signals are transmitted continuously, the last frame signal is identified.
エラー発生位置決め回路５は、ロード機能を有するバイ
ナリカウンタ５０１ と、バイナリカウンタ５０１のカ
ウンタに数値をロードするときに数値を与えるスイッチ
５０２ と、インパーク回路５０３ と、ナンド回路５
０４、遅延形フリップフロップ（以下、Ｄ−ＦＦという
Ｑ）５０５と、セットリセットフリップフロップ（以下
、５Ｒ−ＦＦという。）５０６と、アンド回路５０７と
を備える。フレーム信号検出回路４の出力すなわちフレ
ーム信号を検出したことを示す信号によりバイナリカウ
ンタ５０１に数値をセットする。セットする数値はスイ
ッチ５０２から与える。この実施例ではバイナリカウン
タ５０１のキャリイ出力を出力としているので、実際に
必要な数とスイッチで設定する数とは換算する必要があ
る。インバータ回路５０３ と、ナンド回路５０４と、
Ｄ−ＦＦ５Ｑ５ と、５Ｒ−ＦＦ５０６とで構成する回
路からアンド回路５０７で構成するゲート回路の駆動信
号を発生する。これは、フレーム信号とフレーム信号の
間に挿入されるデータパルス列のビット長がバイナリカ
ウンタ５０１の計数範囲を超える場合に、バイナリカウ
ンタ５０１はキャリイを何回も出力する。ここでは、フ
レーム信号を検出した後は、最初のキャリイを有効にす
る。エラー発生位置決め回路５の出力すなわちナンド回
路５０７の出力と遅延回路３の出力とを排他的論理和回
路６に通すことで原信号にエラーを発生させ、Ｄ−ＦＦ
７でクロックパルスに同期させて出力端から出力する。The error occurrence positioning circuit 5 includes a binary counter 501 having a loading function, a switch 502 that gives a numerical value when loading a numerical value to the counter of the binary counter 501, an impark circuit 503, and a NAND circuit 5.
04, a delay type flip-flop (hereinafter referred to as D-FF) 505, a set-reset flip-flop (hereinafter referred to as 5R-FF) 506, and an AND circuit 507. A numerical value is set in the binary counter 501 by the output of the frame signal detection circuit 4, that is, a signal indicating that a frame signal has been detected. The value to be set is given from switch 502. In this embodiment, the carry output of the binary counter 501 is used as the output, so it is necessary to convert the actually required number and the number set by the switch. An inverter circuit 503, a NAND circuit 504,
A drive signal for a gate circuit constituted by an AND circuit 507 is generated from a circuit constituted by D-FF5Q5 and 5R-FF506. This is because when the bit length of the data pulse train inserted between frame signals exceeds the counting range of the binary counter 501, the binary counter 501 outputs a carry many times. Here, after detecting a frame signal, the first carry is enabled. By passing the output of the error occurrence positioning circuit 5, that is, the output of the NAND circuit 507 and the output of the delay circuit 3, to the exclusive OR circuit 6, an error is generated in the original signal, and the D-FF
7, it is synchronized with the clock pulse and output from the output terminal.
次に、この実施例の動作を第２図と第３図を参照して説
明する。第３図の（イ）はクロックパルス入力端８に加
えられるクロックパルスの波形である。第３図の（ロ）
は入力端１に加えられる原信号のフラグ（フレーム信号
）と情報を担うデータ信号とを表し、第３図（ハ）は（
ロ）の信号を論理で表したものである。第３図（ニ）は
遅延回路３の出力であり、第３図（ホ）はナンド回路４
０１の出力である。第３図（へ）はバイナリカウンタ５
０１の出力状態を表し、第３図（ト）はアンド回路５０
７の出力を表す。第３図（チ）および（す）は排他的論
理和回路６の出力および出力端２を経由する出力である
。Next, the operation of this embodiment will be explained with reference to FIGS. 2 and 3. FIG. 3A shows the waveform of the clock pulse applied to the clock pulse input terminal 8. (b) in Figure 3
represents the flag (frame signal) of the original signal applied to input terminal 1 and the data signal carrying information, and FIG.
This is a logical representation of the signal in (b). Figure 3 (D) shows the output of the delay circuit 3, and Figure 3 (E) shows the output of the NAND circuit 4.
This is the output of 01. Figure 3 (to) is binary counter 5
01, and FIG. 3 (g) shows the output state of the AND circuit 50.
represents the output of 7. FIGS. 3(H) and 3(S) show the output of the exclusive OR circuit 6 and the output via the output terminal 2. FIG.
本発明は、以上説明したように、所定のタイムスロット
のデータ信号を故意に誤らせることができるので、ＣＲ
Ｃエラーチェック回路の動作、誤り訂正機能、エラーカ
ウント回路などのチェックを容易に行うことができる効
果がある。As explained above, the present invention allows the data signal of a predetermined time slot to be intentionally erroneous, so that the CR
This has the advantage that the operation of the C error check circuit, error correction function, error count circuit, etc. can be easily checked.
第１図は本発明の原理を示すブロック構成図。
第２図は第１図に対応する実施例の構成を示す回路接続
図。
第３図は第２図の動作を示すタイミングチャート。
１・・・入力端、２・・・出力端、３・・・遅延回路、
４・・・フレーム信号検出回路、５・・・エラー発生位
置決め回路、６・・・排他的論理和回路、７・・・ラッ
チ回路、８・・・タロツクパルス入力端。
実施例の構成
第１図FIG. 1 is a block diagram showing the principle of the present invention. FIG. 2 is a circuit connection diagram showing the configuration of an embodiment corresponding to FIG. 1. FIG. 3 is a timing chart showing the operation of FIG. 2. 1...Input end, 2...Output end, 3...Delay circuit,
4...Frame signal detection circuit, 5...Error occurrence positioning circuit, 6...Exclusive OR circuit, 7...Latch circuit, 8...Tarlock pulse input terminal. Figure 1: Configuration of Example
Claims (1)
れた区間の所望する位置のタイムスロット上のビットに
故意にエラーを発生させるエラー発生回路において、 上記フレーム信号を検出するフレーム信号検出手段と、 この検出時刻を基準にタイムスロット数の計数を行い、
あらかじめ設定した数値に達すると所定の論理値の信号
を出力するエラー発生位置決め手段と、 上記フレーム信号検出手段に生ずる遅延時間に相当の遅
延を上記フレーム信号が挿入されたデータ信号列に与え
る遅延手段と、 この遅延手段の出力する信号と上記エラー発生位置決め
手段の出力する信号との論理演算を行う論理演算手段と を備えたことを特徴とするエラー発生回路。(1) In an error generation circuit that intentionally generates an error in a bit on a time slot at a desired position in a section divided by inserting a frame signal into a data signal string, a frame signal detection means for detecting the frame signal; , Count the number of time slots based on this detection time,
an error occurrence positioning means for outputting a signal of a predetermined logical value when a preset value is reached; and a delay means for giving a data signal string into which the frame signal is inserted a delay equivalent to the delay time occurring in the frame signal detection means. An error generating circuit comprising: a logic operation means for performing a logical operation on the signal output from the delay means and the signal output from the error occurrence positioning means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149969A JPS63312754A (en) | 1987-06-15 | 1987-06-15 | Error generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149969A JPS63312754A (en) | 1987-06-15 | 1987-06-15 | Error generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63312754A true JPS63312754A (en) | 1988-12-21 |
Family
ID=15486577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149969A Pending JPS63312754A (en) | 1987-06-15 | 1987-06-15 | Error generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312754A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286253A (en) * | 1991-03-14 | 1992-10-12 | Anritsu Corp | Bit error addition circuit |
| JP2002247143A (en) * | 2001-02-22 | 2002-08-30 | Toyo Commun Equip Co Ltd | Bit error insertion circuit for pn pattern generator |
| JP2010161630A (en) * | 2009-01-08 | 2010-07-22 | Anritsu Corp | Error addition apparatus |
-
1987
- 1987-06-15 JP JP62149969A patent/JPS63312754A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286253A (en) * | 1991-03-14 | 1992-10-12 | Anritsu Corp | Bit error addition circuit |
| JP2002247143A (en) * | 2001-02-22 | 2002-08-30 | Toyo Commun Equip Co Ltd | Bit error insertion circuit for pn pattern generator |
| JP4719867B2 (en) * | 2001-02-22 | 2011-07-06 | ネッツエスアイ東洋株式会社 | Bit error insertion circuit for PN pattern generator |
| JP2010161630A (en) * | 2009-01-08 | 2010-07-22 | Anritsu Corp | Error addition apparatus |
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