JPS63310247A - Data transmitting buffer controller - Google Patents
Data transmitting buffer controllerInfo
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- JPS63310247A JPS63310247A JP62146456A JP14645687A JPS63310247A JP S63310247 A JPS63310247 A JP S63310247A JP 62146456 A JP62146456 A JP 62146456A JP 14645687 A JP14645687 A JP 14645687A JP S63310247 A JPS63310247 A JP S63310247A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信に関し、特にデータ送信のためのバ
ッツァメそりの制御に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to data communications, and more particularly to control of batsame sleds for data transmission.
（従来の技術〉
従来、この種のデータ送信用バッファはファストイン−
ファストアウト形のバッファキュー管数バイト用意し、
このバッファに送信すべきデータｔ−順々に書込み、書
込まれた順に取出す方式が公知であった。(Conventional technology) Conventionally, this type of data transmission buffer has a fast-in
Prepare several fast-out type buffer queue tubes,
A known method is to sequentially write data t to be transmitted into this buffer and take it out in the order in which it was written.
（発明が解決しようとする問題点）
上述した従来のデータ送信用バッファでは、送出データ
の書込み速度（例えば、バイト、少）と読出し速度（例
えば、バイト７秒）とがはｙ等しい場合、書込み速度が
遅くなるとバッファ中のデータをすべて送出してしまい
、送出すべきデータが送出すべき時刻に準備できない現
象であるアンダーラン現象が発生すると云う欠点がある
。(Problems to be Solved by the Invention) In the conventional data transmission buffer described above, if the writing speed (for example, bytes, small) and the reading speed (for example, bytes, 7 seconds) of the sending data are equal to y, then the writing If the speed is slow, all the data in the buffer will be sent out, resulting in an underrun phenomenon in which the data to be sent out is not ready at the time it should be sent out.
このようなアンダーラン現象１防ぐに扛バッファメモリ
の容量を大きくする必要があるが、単にバッファメモリ
の容量を増加しただけではバッファメモリ内に蓄積され
る送信データの量の増加を保証できない。To prevent such underrun phenomenon 1, it is necessary to increase the capacity of the buffer memory, but simply increasing the capacity of the buffer memory cannot guarantee an increase in the amount of transmission data stored in the buffer memory.
他方、送出すべきデータｔすべてバッファに書込み完了
した後、送出を開始する方式も公知ではあるが、バッフ
ァの容量として１回にまとめて送出すべきブロックの最
大要分を準備する必要があると云う欠点があり、さらに
、バッファへの書込み完了までデータの送出開始全遅ら
せる必要があると云う欠点がある◎
本発明の目的は、１回の転送ブロック長のデータを入力
とし、これに対応して予め定められたデータ量までバッ
ファ内に送信データが蓄積され九ときに、バッファから
のデータ送出の開始ｔｌ示し、バッファ内に蓄積された
送信データのデータｔを出力するとともに、データ送出
の開始が指示されるまでバッファ内の蓄積されたデータ
を保持することによって上記欠点を除去し、データを必
要なだけ遅れなく送出できるように構成したデータ送信
ノ（ソファ制御装置上提供することにある。On the other hand, although there is a known method in which sending is started after all data t to be sent has been written into the buffer, it is necessary to prepare the maximum amount of blocks to be sent at one time as the buffer capacity. In addition, there is a disadvantage that it is necessary to completely delay the start of sending data until the writing to the buffer is completed. The purpose of the present invention is to input data of one transfer block length and to respond to this. When the transmission data has been accumulated in the buffer up to a predetermined amount of data, tl indicates the start of data transmission from the buffer, outputs data t of the transmission data accumulated in the buffer, and starts data transmission. The present invention is to provide a data transmission function (on the sofa control device) which is configured to eliminate the above-mentioned drawbacks by holding the accumulated data in a buffer until instructed to do so, and to transmit the data as long as necessary without delay.
（問題点を解決するための手段）
本発明によるデータ送信バッファ制御ａ装置はバッファ
メモリと、バッファメモリ制御回路と全具備して構成し
たものである。(Means for Solving the Problems) The data transmission buffer control device a according to the present invention is configured to include both a buffer memory and a buffer memory control circuit.
バッファメモリは、データの送出開始が指示されるまで
データを保持するためのものである。The buffer memory is for holding data until the start of data transmission is instructed.
バッファメモリ制御回路は１回の転送データブロック長
全入力とし、対応して設定されたデータｔまでバッファ
内に送信データが蓄積されたときにバッファメモリから
データの送出開始を指示するとともに、バッファメモリ
内に蓄積された送信データのデータ量全出力するための
ものである。The buffer memory control circuit inputs the entire transfer data block length at one time, and when the transmission data is accumulated in the buffer up to the correspondingly set data t, it instructs to start sending data from the buffer memory, and This is for outputting the entire amount of transmission data accumulated within.
（冥 施例） 次に１本発明について図面を参照して説明する。(Mei example) Next, one embodiment of the present invention will be explained with reference to the drawings.
第１肉は、本発明によるデータ送信バッファ制御装置の
一実施例を示すブロック図である。The first part is a block diagram showing an embodiment of a data transmission buffer control device according to the present invention.
第１図において、１００はバッファメモリ、２００はバ
ッファメモリ制御回路である。In FIG. 1, 100 is a buffer memory, and 200 is a buffer memory control circuit.
バッファメモリ１００は、データ入力端子１に接続され
る入力端子１０と、データ出力端子２に接続される出力
端子１１と、バッファメモＩＪ １００内の蓄積データ
のバイト数を出力するバイト数出力端子１２と、バッフ
ァメモリ制御回路２００における送信起動出力端子２１
に接続される送信可入力端子１３とを有するロバラフア
メモリ制御回路２００は、送信ブロック長入力端子３に
接続されるブロック長人力抱子２０と、バッファメモリ
１００におけるバイト数出力端子１２に接続されるバイ
ト数入力端子２２と、送信起動出力端子２１とを有する
。−次に、第１囚を参照して本発明の詳細な説明する。The buffer memory 100 has an input terminal 10 connected to a data input terminal 1, an output terminal 11 connected to a data output terminal 2, and a byte number output terminal 12 that outputs the number of bytes of accumulated data in the buffer memory IJ 100. and a transmission activation output terminal 21 in the buffer memory control circuit 200.
The robal buffer memory control circuit 200 has a transmit enable input terminal 13 connected to the transmit block length input terminal 3, and a block length input terminal 20 connected to the transmit block length input terminal 3, and a byte count output terminal 12 connected to the byte number output terminal 12 in the buffer memory 100. It has a number input terminal 22 and a transmission activation output terminal 21. - Next, the present invention will be explained in detail with reference to the first case.
Ｎバイトより成る送信データを単位ブロックとして送出
する場合、送信データ長入力端子３からブロック長がＮ
バイトであることを表わす信号が入力される。続いて、
データ入力端子１から順次、送信データがバイト単位で
バッファメモリ１００に書込まれる。When transmitting data consisting of N bytes as a unit block, the block length is N from the transmit data length input terminal 3.
A signal indicating that it is a byte is input. continue,
Transmission data is sequentially written to the buffer memory 100 in byte units starting from the data input terminal 1.
上記Ｎバイトの送信データのうちで何バイトがバックア
メモリ１００内に蓄積されたかがバイト数出力端子１２
に出力される。The byte number output terminal 12 indicates how many bytes of the N bytes of transmission data have been accumulated in the backup memory 100.
is output to.
バッファメモリ制御回路２００はバイト数出力端子１２
上の［を参照し、データ書込み速度ＲＷ、データ読出し
速度ＲＲ５送信データのバイト数Ｎから、予め決められ
た一ｉｄバイｉ算出する。The buffer memory control circuit 200 has a byte number output terminal 12
Referring to [ above, a predetermined id by i is calculated from the data write speed RW, data read speed RR5, and the number of bytes N of the transmitted data.
バッフアメそり１００内にデータが蓄積されると、送信
起動端子２１から起動信号が出力され、バッファメモリ
１００からのデータの送出が開始される。When data is accumulated in the buffer memory 100, a start signal is output from the transmission start terminal 21, and sending of data from the buffer memory 100 is started.
第２図に送信起動後の送信データ量と、バッファメモリ
１００への書込みデータ量との関係を示す。第２図でＤ
ＷはバッファデーｐＪＨＩバイト数であり、Ｄｉ（は送
出データ累積バイト数である。時刻１−０に送信が起動
されると、以後、Ｎバイトのデータが一定のデータ読出
し速度ＲＲで送信されるので、送出データ量ＤＤはＤＤ
−ＲＲ＠ｔ ｔｌ）で示される。FIG. 2 shows the relationship between the amount of data sent after starting transmission and the amount of data written to the buffer memory 100. D in Figure 2
W is the number of buffer data pJHI bytes, and Di( is the cumulative number of bytes of sent data. When transmission is activated at time 1-0, from then on, N bytes of data are transmitted at a constant data read speed RR. Therefore, the amount of data sent is DD
-RR@t tl).
他方、データ書込み速度凡Ｗは書込み側の事情により変
動するものの、最低速成はＭｉｎ几Ｗにとど着るものと
する。そこで、バッファメモリ１０（ｌに対して
Ｍｉｎ Ｒｗ ＋１ｔ ＋ ｄ ｆ２＞が
書込まれたデータ量の累ｆＪＩ値の最低予想値である。On the other hand, although the data writing speed W varies depending on the circumstances on the writing side, it is assumed that the minimum speed reaches Min几W. Therefore, Min Rw +1t + d f2> for the buffer memory 10 (l) is the lowest expected value of the cumulative fJI value of the amount of written data.
時刻ＴＫＮバイトだけ送出が完了するものとし、且つ、
Ｍ ｉｎ Ｒｗ ｅ ’ｒ＋ａ≧ＲＲ＠Ｔ＝Ｎ （
３）が成立すれば、アンダーラン現象は発生しないこと
になる。ｄバイトは第（３）式から概算される。It is assumed that transmission is completed by time TKN bytes, and M in Rw e 'r+a≧RR@T=N (
If 3) holds, the underrun phenomenon will not occur. d bytes are estimated from equation (3).
（発明の効果〕
以上説明したように本発明は、データ送信用バッファメ
モリの内部の蓄積データ量がＮバイトの送信データ量に
対応して決定される値に達したときに、データ送信用バ
ッファメモリから実際のデータ送信を開始させるように
バッファメモリを制御することにより、データ送信用バ
ッファメモリへの書込み速度と読出し速度とがはソ等し
い場合に、データ送信のアンダーラン現象？防止できる
と云う効果がある。(Effects of the Invention) As explained above, the present invention provides a buffer memory for data transmission when the amount of accumulated data inside the data transmission buffer memory reaches a value determined corresponding to the amount of transmission data of N bytes. By controlling the buffer memory to start actual data transmission from the memory, it is possible to prevent the underrun phenomenon of data transmission when the writing speed and reading speed to the data transmission buffer memory are equal. effective.
着た、Ｎバイト分の１回の送信データ量のバッファメモ
リを用意し、いったんバッファメモリへのデータの蓄積
が完了してから送信を開始する方式に比較すると、バッ
ファメモリの容量が小さくてすむと云う効果があり、さ
らにバッファメモリへの蓄積完了までデータ送出の開始
を遅らせて待つ必要がないので、バッファメモリでのデ
ータの遅延時間が小さくてすむと云う効果もある。The capacity of the buffer memory is smaller than the method in which a buffer memory is prepared for the amount of N bytes of data to be sent once, and the transmission is started once the data has been accumulated in the buffer memory. In addition, since there is no need to delay the start of data transmission until the storage in the buffer memory is completed, there is also the effect that the delay time for data in the buffer memory can be reduced.
第１図は、本発明によるデータ送信バッファ制御装置の
一実施例を示すブロック図である。
第２図は、第１図におけるバッファメモリへのデータの
累積バイト数と時刻との関係を示す説明図である。
１００・・・バッファメモリFIG. 1 is a block diagram showing an embodiment of a data transmission buffer control device according to the present invention. FIG. 2 is an explanatory diagram showing the relationship between the cumulative number of bytes of data stored in the buffer memory in FIG. 1 and time. 100...Buffer memory
Claims (1)
るためのバッファメモリと、１回の転送データブロック
長を入力とし、対応して設定されたデータ量まで前記バ
ッファ内に送信データが蓄積されたときに前記バッファ
メモリからの前記データの送出開始を指示するとともに
、前記バッファメモリ内に蓄積された送信データのデー
タ量を出力するためのバッファメモリ制御回路とを具備
して構成したことを特徴とするデータ送信バッファ制御
装置。A buffer memory for holding the data until the start of data transmission is instructed, and the length of one transfer data block are input, and the transmission data is accumulated in the buffer up to the correspondingly set data amount. and a buffer memory control circuit for instructing the start of transmission of the data from the buffer memory and for outputting the amount of transmission data accumulated in the buffer memory. Data transmission buffer control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146456A JPS63310247A (en) | 1987-06-12 | 1987-06-12 | Data transmitting buffer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146456A JPS63310247A (en) | 1987-06-12 | 1987-06-12 | Data transmitting buffer controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310247A true JPS63310247A (en) | 1988-12-19 |
Family
ID=15408050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146456A Pending JPS63310247A (en) | 1987-06-12 | 1987-06-12 | Data transmitting buffer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310247A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234544A (en) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | Time division multiplex data packet conversion circuit |
| JP2007235211A (en) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | Data transmitter-receiver, data transmission reception method, and data transmission reception program |
| JP2010045836A (en) * | 2009-10-23 | 2010-02-25 | Yamaha Corp | Communication node and network |
-
1987
- 1987-06-12 JP JP62146456A patent/JPS63310247A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234544A (en) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | Time division multiplex data packet conversion circuit |
| JP2007235211A (en) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | Data transmitter-receiver, data transmission reception method, and data transmission reception program |
| JP2010045836A (en) * | 2009-10-23 | 2010-02-25 | Yamaha Corp | Communication node and network |
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