JPS63273300A

JPS63273300A - 半導体メモリ装置

Info

Publication number: JPS63273300A
Application number: JP62108259A
Authority: JP
Inventors: Masaaki Yoshida; 正昭吉田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体メモリ装置に関し、さらに詳しくは誤
り自己訂正回路を組み込んだ半導体メモリ装置に関する
。

（従来の技術）近年の半導体メモリの大容量化はめざましいが、これは
素子の微細化によるところが大きく、従って歩留りの低
下が避けられない状況となってきている。この様な歩留
りの低下をカバーする手段とし−て、誤り訂正符号を用
いた誤り自己訂正回路をメモリに組み込むという方式が
提案されている。

符号を用いた誤り訂正回路をオンチップに組み込んだメ
モリとしては、例えば５ｈｉｎｏｄａらによって１９８
３年に開催された国際固体回路会議（Ｉｎｔｅｒ−ｎａ
ｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉ
ｔｓ　Ｃｏｎ４ｅｒｅｎｃｅ）予１！ｉｐ、１５８〜１
５９に“＾ＩＨｂ　ＲＯＨｗｉｔｈ　０ｎ−Ｃｈｉｐ　
ＥＣＣｆｏｒ　”／１ｅｌｄ　Ｅｎｈａｎｃｅｍｅｎｔ
″と題して発表されたものがある。この論文ではＲＯＭ
にハミング符号を適用した場合を示しているが、ＲＡＭ
でも同様に考えることができ、又、使用する符号もハミ
ング符号に限定されるものではない、この様な従来提案
されている誤り訂正符号を用いた誤り自己訂正回路を有
する半導体メモリ装置の構成の模式図を第３図に示す。

第３図において、行アドレス（ＡＯ，Ａｌ、・・・。

Ａｍ）は行アドレスバッファ３１でラッチ増幅され、行
選択駆動装置３２を通って情報セルマトリクス３３及び
検査セルマトリクス３４の１本のワード線を選択する０
Ｍ択されたワード線により読み出される情報セル及び検
査セルの全情報はセンスアンプ３５で増幅された後、セ
レクタ部３９に入力される。また列アドレス（ＢＯ，Ｂ
１．・・・、Ｂｎ）は列アドレスバッファ３７でラッチ
増幅され、そのうちの一部は符号選択駆動装ｆｉ３６を
通ってセレクタ部３９に入力され、前述したセレクタ部
に入力された情報セル及び検査セルの全情報から１つの
符号語を形成する情報セル及び検査セルを誤り訂正回路
部４゜に選択的に入力する。誤り訂正回路部４０では入
力された１つの符号語をデコードし、この符号語の内の
誤り検出、訂正を行なう、そして列アドレス（ＢＯ，Ｂ
１．・・・、Ｂｎ）の一部によって起動された出力デー
タ選択駆動装置３８の出力に応じて読み出すべき情報を
人出力バッファ４１に出力する。

一般に誤り訂正符号としては、誤り訂正を行なわせるの
に必要な付加回路規模の観点から５ＥＣ（Ｓｉｎａｌｅ
　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　）の能力を持つ
符号が採用されるので、各符号語あたり１つのエラーは
訂正され、エラーが発生していない場合と同じ状況とな
る。

（発明が解決しようとする問題点）前述の様な従来知られているＳＥＣの能力の誤り自己訂
正回路を有する半導体メモリ装置では、セレクタ部で選
択された１符号語の中に２つ以上の誤りが含まれている
場合にはその誤りは訂正できずこのメモリ装置は不良と
いうことになる、即ち、１本の選択されたワード線によ
って読み出された全ての情報セル及び検査セルの中に２
つの不良セルが含まれているだけでも、もしこの２つが
同じ符号語を形成するセルであれば、このチップは不良
ということになるのである０例えば１本のワード線によ
り読み出される１０２４ビツトの情報セルと　１９２ビ
ツトの検査セルから３２ビツトの情報セルと６ビツトの
検査セルから成る１つのハミング符号語を選択する場合
、全情報１２１６ビツトのうちのたった２ビツトが不良
セルでも同−符号内のセルだとチップ全体が不良となる
わけで、極めて効率が悪く、歩留り向上の点から問題と
なる。

そこで、本発明の目的は、上述の従来技術の欠点を改善
し、一層の歩留り向上がはかれる誤り自己訂正回路を有
する半導体メモリ装置を提供することにある。

（問題点を解決するための手段）本発明の符号を用いた誤り自己訂正回路を有する半導体
メモリ装置は、メモリマトリクスから読み出されたデー
タ群から誤り訂正回路に入力する１つの符号語を選択す
る手段を複数有することを特徴とする。

（作用）本発明は上述の構成をとることにより従来技術における
問題点を緩和した。つまり従来技術では選択されたワー
ド線によりメモリマトリクスから読み出された全データ
群から誤り訂正回路部へ入力する１つの符号語の選択の
方法が１通りに固定されているから、前述の様に２つの
エラーが１つの符号語内に含まれていた場合、他の全て
のビットが正常でもチップとして不良とみなされるとい
う間頭が生じていた。そこで、本発明では、符号語の選
択の手段を複数用意し、多重エラーが１つの符号語内に
存在する場合に選択手段を別のものに切り換えエラーを
複数の符号語に１つずつ分散することにより、歩留りの
向上がはかれている。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。第
１図に本発明の典型的な一実施例の半導体メモリ装置の
構成を示す、第２図はセレクタ部　゛を２つ設けた場合
を示しており、２つのセレクタ部は異なる方法で符号語
を選択する。

第１図において行アドレス（ＡＯ，ＡＩ、・・・。

Ａｍ）は行アドレスバッファ１１でラッチ増幅され、行
選択駆動装Ｗ１２を通って情報セルマトリクス１３及び
検査セルマトリクス１４の１本のワード線を選択する０
選択されたワード線によりマトリクスから読み出される
情報セル及び検査セルの全情報はセンスアンプ１５で増
幅された後、マルチプレクサ１６を通って第１のセレク
タ部２０に入力される。また列アドレス（ＢＯ，Ｂｌ、
・・・、Ｂｎ）は列アドレスバッファ１９でラッチ増幅
され、そのうちの一部は符号選択駆動装置１７を通って
第１のセレクタ部２０に入力され、前述のセレクタ部に
入力された情報セル及び検査セルの全情報から、１つの
符号語を形成する情報セル及び検査セルを誤り訂正回路
部２２に選択的に入力する。誤り訂正回路部２２では入
力された１つの符号語をデコードしこの符号内の誤りを
検出、訂正する。そして列アドレス（ＢＯ，Ｂ１．・・
・、Ｂｎ）の一部によって起動された出力データ選択駆
動装ｆｉ１８の出力に応じて読み出すべき情報を入出力
バッファ２３に出力する。

そしてもし第１のセレクタ部２０で選択される符号語内
に２ビツト以上のハードエラーが存在する場合マルチプ
レクサ１６を切り換えてセンスアンプ１５の出力をセレ
クタ部２１に入力する様にする。セレクタ部２１はセレ
クタ部２０と異なる符号語を選択するのでセレクタ部２
０で生じた同−符号語内の２ビツト以上のエラーはセレ
クタ部２１により複数の符号語の１とットエラーとなる
。

第２図に具体例として、２０ビツトのデータから４ビツ
トを選択する場合を示した。最初は第１のセレクタによ
り第２図に示した様に５つの符号語に分けられそのうち
の１つが選択される。今符号語１の■と■のセルが不良
であったとすると、１つの符号語内に２つのエラーであ
るから訂正不可能で、このチップは不良とみなされる。

そこでセレクタを第２のセレクタの方に切り換えると■
は符号語１に■は符号語２にとそれぞれ別の符号語に属
するので、１つの符号語に１つのエラーとなり、誤り訂
正回路により訂正され、正しい出力が得られることにな
る。従ってこのチップは正常なチップということになり
、従来のメモリ装置の歩留りを向上させ得ることが明白
である。

（発明の効果）以上述べた様に本発明によれば、従来知られている誤り
自己訂正回路を有する半導体メモリ装置の歩留りをより
以上に向上させる半導体メモリ装置が得られ極めて有用
である。

【図面の簡単な説明】

第１図は本発明の典型的な一実施例のメモリ構成を示す
ブロック図であり、第２図はセレクタ部の機能を概念的
に示した図である。また第３図は従来の誤り訂正回路を
有する半導体メモリ装置の構成を示すブロック図である
。１１、３１・・・行アドレスバッファ、１２．３２・・
・行選択駆動装置、１３．３３・・・情報セルマトリク
ス、１４．３４・・・検査セルマトリクス、１５．３５
・・・センスアンプ、１６・・・マルチプレクサ、１７
．３６・・・符号選択駆動装置、１８、３８・・・出力
データ選択駆動装置、１９．３７・・・列アドレスバッ
ファ、２０．２１．３９・・・セレクタ部、２２゜４０
・・・誤り訂正回路部、２３．４１・・・人出力バツフ
ァ。

Claims

【特許請求の範囲】　符号を用いた誤り訂正回路を有する半導体メモリ装置
において、メモリマトリクスから読み出されたデータ群から誤り訂
正回路に入力する１つの符号語を選択する手段を複数有
することを特徴とする半導体メモリ装置。