JPS6326902B2 - - Google Patents
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- JPS6326902B2 JPS6326902B2 JP55185405A JP18540580A JPS6326902B2 JP S6326902 B2 JPS6326902 B2 JP S6326902B2 JP 55185405 A JP55185405 A JP 55185405A JP 18540580 A JP18540580 A JP 18540580A JP S6326902 B2 JPS6326902 B2 JP S6326902B2
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000006073 displacement reaction Methods 0.000 description 4
- 102100036876 Cyclin-K Human genes 0.000 description 2
- 101000713127 Homo sapiens Cyclin-K Proteins 0.000 description 2
- 101000853344 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) 60S ribosomal protein L5 Proteins 0.000 description 2
- 101100459905 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NCP1 gene Proteins 0.000 description 2
- 101150046305 cpr-1 gene Proteins 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Description
本発明は、ポインタ中にポインタ操作利用指示
ビツトを設け、ポインタで指示された領域のデー
タがポインタであつた場合には操作利用指示ビツ
トの内容に基づいて指示先ポインタの操作もしく
は利用を行い得るようにしたプロテクシヨン方式
に関するものである。
第１図はポインタによる記憶域のアクセスを説
明する図であつて、Ａ０ないしＡ６は記憶域、Ｐ
１ないしＰ５はポインタをそれぞれ示している。
ポインタＰ１，Ｐ２，Ｐ３…は全て同一の構成を
有しているものである。第２図は従来のポインタ
Ｐの構成を示すものであつて、ポインタＰは８バ
イトのアドレスとアクセス権限情報が格納される
格納域と、４バイト毎に設けられた２個のタグを
有している。タグは通常のデータとポインタとを
区別するものであつて、２個のタグの全てが論理
「１」の場合にポインタであると判断される。ア
クセス権限情報はリード権限フラグＲとライト権
限フラグＷとから構成されているものである。な
お、アクセス権限情報はプログラムに応じて変更
されるものである。
プログラムのアクセス対象はポインタで指定さ
れる。いま、プログラムがポインタP1を指定し
たとすると、記憶域A2がアクセス対象となる。
ポインタP1のリード権限指定ビツトがオンであ
れば、プログラムは記憶域A2をリードすること
が出来、オフであればリードすることが出来な
い。同様にポインタP1のライト権限ビツトがオ
ンであればプログラムは記憶域Ａ２にライトする
ことが出来、オフであればライトすることが出来
ない。
第１図および第２図の如き従来のプロテクシヨ
ン方式においては、ポインタ中にリード権限ビツ
トおよびライト権限ビツトしか設けられていなか
つた。したがつて、ポインタＰ１のリード権限ビ
ツトがオンであると、プログラムは記憶域Ａ２の
データばかりでなくポインタをも読取ることが出
来る。いま、記憶域Ａ２に従業員に関する情報が
格納され、記憶域Ａ６に従業員の家族に関する情
報が格納され、ポインタＰ５が記憶域Ａ６をポイ
ントしているとすると、プログラムはポインタＰ
５も読出してしまうので、従業員の情報のみでな
く、その家族に関する情報が不所望にその特定プ
ログラム所有者に知られてしまうというおそれが
ある。このような場合、ポインタＰ１の指す記憶
域Ａ２にポインタＰ５を置かないようにし、ポイ
ンタＰ１の中にアクセス対象となる記憶域の大き
さを入れて置き、アクセス時には指定記憶域外を
指せないようにチエツクすれば良い。しかし、こ
のチエツク方式は、チエツクを行う時間が必要と
なり、ハード量が増大するという欠点がある。
本発明は、上記の考察に基づくものであつて、
ポインタで指定されたデータがポインタである場
合には、所定の条件が成立していることを条件と
して指定先ポインタのリード／ライトを行い得る
ようにしたプロテクシヨン方式に関するものであ
る。そしてそのため、本発明のプロテクシヨン方
式は、アクセス対象のアドレスを有すると共にア
クセス対象をアクセスするアクセス権限情報とを
含むポインタを記憶域中に配置したデータ処理装
置において、ポインタ中に当該ポインタで指定す
る記憶域Ａ中に存在するポインタを操作もしくは
利用可能かを示す操作利用可能指示ビツトを設
け、記憶域Ａ中のポインタを操作もしくは利用す
る命令が発行されたとき、その命令の実行過程で
記憶域Ａをポイントするポインタの操作利用可能
指示ビツトをチエツクし、当該操作利用可能指示
ビツトが操作もしくは利用可能を表示しているこ
とを条件として記憶域Ａ中のポインタの操作もし
くは利用も行うことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。
第３図は本発明で使用されるポインタの１例の
構成を示す図、第４図はポインタＰ２で指定され
る記憶域のポインタＰ２′の内容をポインタＰ１
で指定される記憶域のＰ１′にコピーする状態を
示す図、第５図はポインタで指定される記憶域を
アクセスする場合におけるアドレス生成およびア
クセス権限チエツクを説明するための図である。
第３図は本発明で使用されるポインタの構成を
示すものである。第３図において、DRはデー
タ・リード権限ビツト、DWはデータ・ライト権
限ビツト、IFは命令実行権限ビツト、PRはポイ
ンタ・リード権限ビツト、PWはポインタ・ライ
ト権限ビツトをそれぞれ示している。プログラム
は、ポインタ・リード権限ビツトPRがオンであ
ると、ポインタで指定された記憶域中のポインタ
を読出すことが出来、オフであるとリードするこ
とが出来ない。また、プログラムは、ポインタ・
ライト権限ビツトPWがオンであると、ポインタ
で指定される記憶域中のポインタを書替えること
が出来、オフであると書替えることが出来ない。
プログラムは、データ・リード権限ビツトDRが
オンであると、ポインタで指定された記憶域のデ
ータを読出すことが出来、オフであればデータを
読出すことが出来ない。プログラムは、データ・
ライト権限ビツトDWがオンであれば、ポインタ
で指定された記憶域のデータを書替えることが出
来、オフであれば書替えることが出来ない。プロ
グラムは、命令実行権限ビツトIFがオフであれ
ば、ポインタで指定された記憶域の命令を実行す
ることが出来オフであればできない。
第４図は、ポインタP2で指定される記憶域Ａ
２の中のポインタＰ２′を、ポインタＰ１で指定
される記憶域Ａ１の中のポインタＰ１′にコピー
する場合を示している。この場合には、ポインタ
Ｐ２のポインタ・リード権限ビツトがオンであ
り、ポインタＰ１のポインタ・ライト権限ビツト
がオンであることが必要である。
第５図はポインタで指定される記憶域をアクセ
スする場合におけるアドレス生成およびアクセス
権限チエツクを説明するものである。第５図にお
いて、OWRはメモリ・オペランド記述部、Ｘは
インデツクス・レジスタ指定部、Ｂはベース・レ
ジスタ指定部、Ｄはデイスプレースメント部、
GR１ないしGRnは32ビツトの汎用レジスタ、
CPR１ないしCPR４は32ビツトの権限レジスタ、
ARはアクセス形態指示レジスタをそれぞれ示し
ている。このアドレス生成方式は、48ビツトのア
ドレスを生成する。アドレスは、上位24ビツトが
セグメントID部、下位24ビツトはセグメント・
オフセツト部であり、１セグメントは224バイト
を越えることはない。また、セグメントは224バ
イト境界毎に割付けられている。
アクセスするデータの先頭アドレスは、命令中
のメモリ・オペランド記述部OWRのインデツク
ス・レジスタ指定部Ｘ、ベース・レジスタ指定部
Ｂ、デイスプレイスメント部Ｄによつて指定され
る（インデツクス・レジスタ指定部Ｘのないもの
もある。）ベース・レジスタ指定部Ｂによつて指
定された汎用レジスタGRの内容の下位24ビツト
がデイスプレイスメント部Ｄと加算される。イン
デツクス・レジスタ指定部Ｘがある場合には、イ
ンデツクス・レジスタ指定部Ｘで指定された汎用
レジスタの内容の下位24ビツトが更に加算され
る。これらの加算時には24ビツトからのキヤリー
は無視される。ベース・レジスタ指定部Ｂで指定
された汎用レジスタGRの上位８ビツト内に権限
レジスタCPRを指定するフイールドがある。権
限レジスタCPRにはセグメントのセグメントID
とセグメントに対するアクセス権限が収容されて
いる。上記セグメントIDは上記の加算された24
ビツト・アドレスと結合されて48ビツトのアドレ
スが生成され、メモリ・アドレス・レジスタ
MARに入れられる。上記権限レジスタのアクセ
ス権限はアクセス形態指示レジスタARに入れら
れる。アクセス権限情報は、さきに述べたよう
に、データ・リード、データ・ライト、ポイン
タ・リード、ポインタ・ライトおよび命令実行の
５個のビツトから構成されている。生成されたア
ドレスへのアクセス形態は実行される命令によつ
て決つており、アクセス形態に対応するアクセス
形態指示レジスタのビツトが「１」であることを
チエツクすることによつて、許されないアクセス
を防止する。
ポインタのコピーに際しては、MOVE
Pointer命令が発行される。MOVE Pointer命令
は下記の如き形式を有している。
The present invention provides a pointer operation use instruction bit in a pointer, and when the data in the area indicated by the pointer is a pointer, the destination pointer can be operated or used based on the contents of the operation use instruction bit. The present invention relates to a protection method. FIG. 1 is a diagram explaining access to storage areas by pointers, where A0 to A6 are storage areas, P
1 to P5 indicate pointers, respectively.
Pointers P1, P2, P3, . . . all have the same configuration. Figure 2 shows the configuration of a conventional pointer P, which has a storage area in which an 8-byte address and access authority information are stored, and two tags provided every 4 bytes. ing. A tag distinguishes between normal data and a pointer, and if both tags are logical "1", it is determined that the data is a pointer. The access authority information is composed of a read authority flag R and a write authority flag W. Note that the access authority information is changed depending on the program. The object to be accessed by the program is specified by a pointer. Now, if the program specifies pointer P1 , storage area A2 will be accessed.
If the read authority designation bit of the pointer P1 is on, the program can read the storage area A2 , and if it is off, the program cannot read it. Similarly, if the write authority bit of pointer P1 is on, the program can write to storage area A2, and if it is off, the program cannot write. In the conventional protection system as shown in FIGS. 1 and 2, only read authority bits and write authority bits are provided in the pointer. Therefore, if the read authority bit of pointer P1 is on, the program can read not only the data in storage area A2 but also the pointer. Now, suppose that information about the employee is stored in the storage area A2, information about the employee's family is stored in the storage area A6, and pointer P5 points to the storage area A6.
5 is also read out, so there is a risk that not only information about the employee but also information about his or her family may be undesirably known to the owner of the specific program. In such a case, the pointer P5 should not be placed in the storage area A2 pointed to by the pointer P1, and the size of the storage area to be accessed should be placed in the pointer P1, so that the pointer cannot point outside the specified storage area when accessing. Just check it out. However, this checking method has the disadvantage that it requires time to perform the check and increases the amount of hardware. The present invention is based on the above considerations, and includes:
This invention relates to a protection method that allows reading/writing of the designated pointer on the condition that a predetermined condition is satisfied when the data designated by the pointer is a pointer. For this reason, the protection method of the present invention provides a data processing device in which a pointer having an address of an access target and including access authority information for accessing the access target is placed in a storage area. An operation availability instruction bit is provided to indicate whether a pointer existing in storage area A can be manipulated or used, and when an instruction to manipulate or use a pointer in storage area A is issued, the storage area is The feature is that the pointer in the storage area A is operated or used on the condition that the operation availability instruction bit of the pointer pointing to A is checked and the operation availability instruction bit indicates that the operation or use is possible. That is. Hereinafter, the present invention will be explained with reference to the drawings. FIG. 3 is a diagram showing the structure of one example of a pointer used in the present invention, and FIG. 4 shows the contents of pointer P2' in the storage area specified by pointer P2.
FIG. 5 is a diagram for explaining address generation and access authority checking when accessing a storage area specified by a pointer. FIG. 3 shows the configuration of a pointer used in the present invention. In FIG. 3, DR indicates a data read authority bit, DW a data write authority bit, IF an instruction execution authority bit, PR a pointer read authority bit, and PW a pointer write authority bit. If the pointer read authority bit PR is on, the program can read the pointer in the storage area specified by the pointer, and if it is off, the program cannot read it. The program also uses pointers and
If the write authority bit PW is on, the pointer in the storage area specified by the pointer can be rewritten, and if it is off, it cannot be rewritten.
If the data read authority bit DR is on, the program can read data in the storage area specified by the pointer, and if it is off, the program cannot read data. The program is data
If the write authority bit DW is on, the data in the storage area specified by the pointer can be rewritten, and if it is off, it cannot be rewritten. If the instruction execution authority bit IF is off, the program can execute the instruction in the storage area specified by the pointer, but if it is off, the program cannot. Figure 4 shows storage area A specified by pointer P2 .
2 is copied to pointer P1' in storage area A1 specified by pointer P1. In this case, the pointer read authority bit of pointer P2 must be on, and the pointer write authority bit of pointer P1 must be on. FIG. 5 explains address generation and access authority checking when accessing a storage area specified by a pointer. In FIG. 5, OWR is a memory operand description section, X is an index register specification section, B is a base register specification section, D is a displacement section,
GR1 to GRn are 32-bit general-purpose registers,
CPR1 to CPR4 are 32-bit authority registers,
AR indicates an access mode instruction register. This address generation method generates 48-bit addresses. The upper 24 bits of the address are the segment ID part, and the lower 24 bits are the segment ID part.
This is the offset part, and one segment does not exceed 224 bytes. Also, segments are allocated every 224 -byte boundaries. The start address of the data to be accessed is specified by the index register specification section X, base register specification section B, and displacement section D of the memory operand description section OWR in the instruction (the index register specification section ) The lower 24 bits of the contents of the general-purpose register GR specified by the base register specification section B are added to the displacement section D. If there is an index register designation part X, the lower 24 bits of the contents of the general-purpose register designated by the index register designation part X are further added. During these additions, the carry from 24 bits is ignored. Within the upper 8 bits of the general-purpose register GR specified by the base register specification section B, there is a field that specifies the authority register CPR. The privilege register CPR contains the segment ID of the segment.
and access privileges for segments. The above segment ID is the sum of the above 24
bit address to generate a 48-bit address, which is stored in the memory address register.
Can be placed in MAR. The access authority for the authority register is entered in the access mode instruction register AR. As mentioned earlier, the access authority information consists of five bits: data read, data write, pointer read, pointer write, and instruction execution. The access form to the generated address is determined by the instruction to be executed, and by checking that the bit of the access form instruction register corresponding to the access form is "1", an unauthorized access can be prevented. To prevent. When copying a pointer, use MOVE
A Pointer instruction is issued. The MOVE Pointer command has the following format.
【表】
この命令の動作を実施例に即して説明する。
ポインタＰ１およびＰ２の内容は、ポインタＰ
１′およびＰ２′をそれぞれアクセスするため、予
めレジスタに置数されている。即ち、ポインタＰ
１のもつ記憶域Ａ１のアドレスのセグメントID
部および記憶域Ａ１に対するアクセス権限は、権
限レジスタCPRiに、記憶域Ａ１のアドレスのセ
グメント・オフセツト部は汎用レジスタGRjに置
数されているとする。このとき汎用レジスタGRj
の上位８ビツト中の権限レジスタ指定部は、権限
レジスタCPRiを指している。また、ポインタＰ
２の持つ記憶域Ａ２のアドレスのセグメントID
および記憶域Ａ２に対するアクセス権限は権限レ
ジスタCPRlに、記憶域Ａ２のセグメント・オフ
セツト部は汎用レジスタGRmに置数されている
とする。このとき、汎用レジスタ、GRmの上位
８ビツト中の権限レジスタ指定部は、権限レジス
タCPRlを指している。ここにおいて、MOVE
Pointer命令が発行される。いま、コピーするポ
インタは１個であるからＬ＝８バイトである。第
１オペランド部Ｂ１，Ｄ１はポインタＰ１′のア
ドレスを示す。即ち、Ｂ１は汎用レジスタGRjを
示し、Ｄ１は記憶域Ａ１からポインタＰ１′まで
の相対アドレスを示す。第２オペランド部Ｂ２，
Ｄ２はポインタＰ２′のアドレスを示す。即ち、
Ｂ２は汎用レジスタGRmを示し、Ｄ２は記憶域
Ａ２の先頭アドレスからポインタＰ２′までの相
対アドレスを示す。
MOVE Pointer命令がフエツチされ、命令コ
ードが解読されると、第２オペランド部Ｂ２，Ｄ
２によつて先ずポインタＰ２′の先頭アドレスが
メモリ・アドレス・レジスタMARに生成され、
アクセス形態指示レジスタARにアクセス権限が
セツトされる。このときアクセス形態レジスタ
ARがポインタ・リードの許可／不許可をチエツ
クする。不許可のときはアクセス例外として割り
出す。許可ならば、ポインタＰ２′を中央処理装
置の内部レジスタに置数する。そのとき、ポイン
タＰ２′が確かにポインタであるか否かをチエツ
クする。このようなチエツク機構は、例えば特開
昭55−58900号公報に開示されている。
次に、第１オペランド部Ｂ１，Ｄ１によつてポ
インタＰ１′の先頭アドレスがメモリ・アドレ
ス・レジスタMARに生成され、アクセス形態指
示レジスタにポインタＰ１の持つアクセス権限が
セツトされる。このとき、アクセス形態指示レジ
スタARの中でポインタ・ライトが許可になつて
いるか、否かをチエツクする。不許可のときはア
クセス例外として割り出す。許可であれば中央処
理装置の内部レジスタの中のポインタＰ２′の内
容をポインタＰ１′に格納する。このとき、ポイ
ンタＰ１′が確かにポインタであるか、否かをチ
エツクする。以上のような処理によつて、ポイン
タＰ２′の内容がポインタＰ１′にコピーされる。
以上の説明から明らかなように、本発明によれ
ば、記憶域中のポインタの予期せぬコピー又は書
き替えが防止され、ポインタの所在し得る範囲を
システムが明確に把握することが出来るので、プ
ロテクシヨンをより完全に行うことが出来る。ま
た、ポインタのアクセス対象の記憶域に対するア
クセスを行う際、範囲チエツクを行う必要がない
ので、アクセス許可／不許可のチエツク時間を短
縮できると共に、ハード量も少なくて済むという
効果がある。[Table] The operation of this command will be explained based on an example. The contents of pointers P1 and P2 are the contents of pointer P
1' and P2' are stored in registers in advance in order to access them. That is, pointer P
Segment ID of address of storage area A1 of 1
It is assumed that the access authority for the storage area A1 and the storage area A1 is set in the authority register CPRi, and the segment offset part of the address of the storage area A1 is set in the general-purpose register GRj. At this time, general-purpose register GRj
The authority register designation part in the upper 8 bits of 2 indicates the authority register CPRi. Also, pointer P
Segment ID of the address of storage area A2 of 2
It is assumed that the access authority to the storage area A2 is stored in the authority register CPRl, and the segment offset portion of the storage area A2 is stored in the general-purpose register GRm. At this time, the authority register designation part in the upper 8 bits of the general-purpose register GRm points to the authority register CPRl. Here, MOVE
A Pointer instruction is issued. Since there is only one pointer to be copied now, L=8 bytes. The first operand portions B1 and D1 indicate the address of pointer P1'. That is, B1 indicates the general-purpose register GRj, and D1 indicates the relative address from the storage area A1 to the pointer P1'. Second operand part B2,
D2 indicates the address of pointer P2'. That is,
B2 indicates general-purpose register GRm, and D2 indicates a relative address from the start address of storage area A2 to pointer P2'. When the MOVE Pointer instruction is fetched and the instruction code is decoded, the second operand part B2, D
2, the start address of pointer P2' is first generated in the memory address register MAR,
Access authority is set in the access mode instruction register AR. At this time, the access type register
AR checks whether pointer read is permitted or not. If permission is not granted, an access exception will be issued. If permission is granted, pointer P2' is placed in the internal register of the central processing unit. At that time, it is checked whether pointer P2' is indeed a pointer. Such a check mechanism is disclosed in, for example, Japanese Patent Laid-Open No. 55-58900. Next, the first address of the pointer P1' is generated in the memory address register MAR by the first operand sections B1 and D1, and the access authority of the pointer P1 is set in the access mode instruction register. At this time, it is checked whether pointer writing is enabled in the access mode instruction register AR. If permission is not granted, an access exception will be issued. If permission is granted, the contents of pointer P2' in the internal register of the central processing unit are stored in pointer P1'. At this time, it is checked whether the pointer P1' is indeed a pointer. Through the above processing, the contents of pointer P2' are copied to pointer P1'. As is clear from the above description, according to the present invention, unexpected copying or rewriting of pointers in the storage area is prevented, and the system can clearly grasp the range where the pointer can be located. Protection can be more complete. Furthermore, since there is no need to perform a range check when accessing the storage area to be accessed by the pointer, it is possible to shorten the time required to check whether access is permitted or not, and the amount of hardware can also be reduced.
第１図はポインタによる記憶域のアクセスを説
明する図、第２図は従来のポインタの構成を示す
図、第３図は本発明で使用されるポインタの１例
の構成を示す図、第４図はポインタＰ２で指定さ
れる記憶域のポインタＰ２′の内容をポインタＰ
１で指定される記憶域のＰ１′にコピーする状態
を示す図、第５図はポインタで指定される記憶域
をアクセスする場合におけるアドレス生成および
アクセス権限チエツクを説明するための図であ
る。
DR……データ・リード権限ビツト、DW……
データ・ライト権限ビツト、IF……命令実行権
限ビツト、PR……ポインタ・リード権限ビツト、
PW……ポインタ・ライト権限ビツト、OWR…
…メモリ・オペランド記述部、Ｘ……インデツク
ス・レジスタ指定部、Ｂ……ベース・レジスタ指
定部、Ｄ……デイスプレースメント部、GR１な
いしGRn……32ビツトの汎用レジスタ、CPR１
ないしCPR４……32ビツトの権限レジスタ、AR
……アクセス形態指示レジスタ。
FIG. 1 is a diagram explaining access to a storage area by a pointer, FIG. 2 is a diagram showing the configuration of a conventional pointer, FIG. 3 is a diagram showing the configuration of an example of a pointer used in the present invention, and FIG. The figure shows the contents of pointer P2' in the storage area specified by pointer P2.
FIG. 5 is a diagram for explaining address generation and access authority checking when accessing the storage area specified by a pointer. DR……Data read authority bit, DW……
Data write authority bit, IF...Instruction execution authority bit, PR...Pointer read authority bit,
PW...Pointer write authority bit, OWR...
...Memory operand description section, X...Index register specification section, B...Base register specification section, D...Displacement section, GR1 to GRn...32-bit general-purpose register, CPR1
or CPR4...32-bit authority register, AR
...Access mode instruction register.
Claims (1)
セス対象をアクセスするアクセス権限情報とを含
むポインタを記憶域中に配置したデータ処理装置
において、ポインタ中に当該ポインタで指定する
記憶域Ａ中に存在するポインタを操作もしくは利
用可能かを示す操作利用可能指示ビツトを設け、
記憶域Ａ中のポインタを操作もしくは利用する命
令が発行されたとき、その命令の実行過程で記憶
域Ａをポイントするポインタの操作利用可能指示
ビツトをチエツクし、当該操作利用可能指示ビツ
トが操作もしくは利用可能を表示していることを
条件として記憶域Ａ中のポインタの操作もしくは
利用を行うことを特徴とするプロテクシヨン方
式。 ２ 操作利用可能指示ビツトが、ポインタ読出可
能指示ビツト及びポインタ書込可能指示ビツトで
あることを特徴とする特許請求の範囲第１項記載
のプロテクシヨン方式。[Scope of Claims] 1. In a data processing device in which a pointer having an address of an access target and including access authority information for accessing the access target is placed in a storage area, a pointer in a storage area A specified by the pointer is provided. An operation usability instruction bit is provided to indicate whether the pointer existing in the pointer can be manipulated or used.
When an instruction to operate or use a pointer in storage area A is issued, during the execution process of that instruction, the operation availability instruction bit of the pointer pointing to storage area A is checked, and if the operation availability instruction bit indicates that the pointer is operated or used. A protection method characterized in that a pointer in storage area A is operated or used on the condition that the storage area A is displayed as available. 2. The protection system according to claim 1, wherein the operation usable instruction bit is a pointer readable instruction bit and a pointer writable instruction bit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185405A JPS57111888A (en) | 1980-12-29 | 1980-12-29 | Protection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185405A JPS57111888A (en) | 1980-12-29 | 1980-12-29 | Protection system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111888A JPS57111888A (en) | 1982-07-12 |
| JPS6326902B2 true JPS6326902B2 (en) | 1988-06-01 |
Family
ID=16170211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55185405A Granted JPS57111888A (en) | 1980-12-29 | 1980-12-29 | Protection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111888A (en) |
-
1980
- 1980-12-29 JP JP55185405A patent/JPS57111888A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111888A (en) | 1982-07-12 |
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