JPS63253630A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばＬＳＩ等を構成する場合の多層配線
部に必要となる層間絶縁層の平坦化と共に、配線層との
接続部を構成するヴィアホールを形成する半導体装置の
製造方法に関する。

［従来の技術］ 例えばＬＳＩ等において、多層配線層を形成するには、
半導体基板上に絶縁層を形成した後所定の第１の金属配
線層を形成し、この第１の配線層上を層間絶縁層によっ
て覆うようにする。そして、この層間絶縁層」二に第２
の配線層が形成されるようにしている。

ここで、上記下層の第１の配線層を形成した場合、この
配線層部分がその厚さに相当する量だけ段差がついて突
出するようになるものであり、したがって層間絶縁層上
でも、上記第１の配線層に対応する部分が段状に突出す
るようになる。したがって、第２の配線層はこの段差部
分を含む状態で形成されるようになることがあり、その
段差部分で第２の配線層が切断されるような状態となる
ことがある。このため、第２の配線層が形成されるよう
になる層間絶縁層の表面を、第２の配線層を形成する前
に平坦化する必要がある。

また、下層の第１の配線層と上層の第２の配線層とを接
続するために、第１の配線層部分に対応して、層間絶縁
層を貫通するヴイアポールが形成されるようにしている
。

層間絶縁り上に形成される、第１の配線層部分に対応す
る凹凸段差を無くするための平坦化の手段としては、例
えば無機ガラス塗布法（ＳＯＧ）、樹脂塗布法等が知ら
れているもので、凹凸を有する層間絶縁層上に無機ガラ
スあるいは樹脂を塗布して平坦化するものである。しが
し、設計基鵡で２μｍ以下の微細構造である場合には、
上記のような塗布法による平坦化手段をとることができ
ず、ドライエツチングを用いた平坦化手段を用いる必要
がある。

第４図は従来の平坦化手段の例を説明するためのもので
、まず｛Ａ）図で示すように適宜回路素子が形成され、
表面を酸化膜（図示せず）で覆うようにした半導体基板
２１の表面に、下層の金属配線層２２が形成されるよう
になるもので、この金属配線層２２部分を含むようにし
て、半導体基板２１上に第１の層間絶縁層２３が形成さ
れる。この場合、金属配線層２２が基板２１の面上に段
差を有する状態で突出しているものであるため、層間絶
縁層２３の表面も、配線層２２の形状に対応するように
段差２３＋を有する突出部が存在するようになっている
。

そして、この段差２３１に対応する凹凸を有する第１の
層間絶縁層２３上に、上部を平坦化するような状態でレ
ジスト膜２４を形成する。

ここで、上記レジスト膜２４は、第１の層間絶縁層２３
の突出部に対応する部分は、他の部分に比較して肉薄に
なっているものであり、これをエツチングすることによ
って（Ｂ）図で示すように第１の層間絶縁層２３の突出
部が除去される平坦化が行われるようになる。

このようにして平坦化が行われたならば、（Ｃ）図で示
すように第１の層間絶縁層２３上に第２の層間絶縁層２
５を形成し、この第２の層間絶縁層２５上に、金属配線
層２２の位置に対応して開口２８１を形成するようにし
たレジストパターン膜２６を形成する。そして、このレ
ジストパターン膜２６を用いてエツチングを行なうこと
によって、（Ｄ）図で示すように第１および第２の層間
絶縁層２３および２５を貫通し、金属配線層２２に達す
るヴィアホール２７が形成されるようになるものである
。

すなわち、第１の配線層が形成され、その上に層間絶縁
層が形成された状態で、上記配線層に対応して突出した
部分をドライエツチングによって取り除き平坦化するよ
うにしている。そして、この平坦化された状態で、所定
の位置にヴィアホールをエツチングによって形成するよ
うにしているものである。

このように平坦化のためのエツチングとヴィアホール形
成のためのエツチングとを別個に行なっていたのは、次
のような理由による。すなわち、平坦化のためのエツチ
ングでは、例えばレジストのような平坦化材のエツチン
グ速度と、層間絶縁層のエツチング速度とを等しく設定
させる必要がある。これに対してヴィアホールを形成す
る場合には、レジストのエツチング速度を小さくシ、ヴ
ィアホールを貫通させるためるに層間絶縁層の工ッチン
グ速度を大きく設定させる必要がある。すなわち、平坦
化の場合とヴィアホール形成の場合では、レジストと層
間絶縁層のエツチング速度を、全く相反するような条件
に設定しなければならないものであり、平坦化とヴィア
ホール形成とをそれぞれ独立した工程で行なうようにし
ているものである。

［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、層間
絶縁層の表面の凹凸部を平坦化する工程と、層間絶縁層
にヴィアホールを形成する工程とを１つの工程で行なう
ことができるようにして、充分簡易化した工程で多層配
線構造の半導体装置が製造できるようにする半導体装置
の製造方法を提供しようとするものである。

Ｅ問題点を解決するための手段］ すなわち、この発明に係る半導体装置の製造方法にあり
では、金属等による導体配線層が形成された半導体基板
上に、第１および第２の層間絶縁層を順次積層形成する
ものであり、上記配線層に対応する段差が残る状態の第
２の層間絶縁層上に、上記配線層位置に対応して開口を
形成したレジストパターンを形成する。そして、反応ガ
ス雰囲気中で、反応性イオンエツチング装置により異方
性エツチングを行なわせるようにするものであり、この
場合上記段差を有して突出する第２の層間絶縁層を平坦
化すると同時に、第１および第２の層間絶縁層を貫通し
てヴィアホールが形成されるようにするエツチング条件
を設定するものである。

［作用］ 上記エツチング条件としては、ヴィアホールを形成する
部分の第１および第２の層間絶縁層それぞれの厚さをｔ
ｌおよびｔ２、平坦化する部分のレジストパターン膜の
厚さをｔ３、それ以外の部分のレジストパターン膜の厚
さをｔ４とし、さらに平坦化する量をａ、オーバエッチ
量をｂ％とすると共に、第１および第２の層間絶縁層お
よびレジストパターンのそれぞれエツチング速度をｖ１
〜ｖ３とした場合、次の式が成立つように反応ガスの組
成、エツチング圧力、エツチング電力等を設定する。

（ｔ１／Ｖ１　＋ｔ２／Ｖ２）−ｂ／１００＝　（ａ／
Ｖ２　＋ｔ３　／Ｖ３　） この場合、上記式の右辺で表現されるヴィアホールエッ
チング時間｛Ａ）が、次のような関係を満足するように
している。

ＩＡ　−（ｔ４　／Ｖ３　）　ｌ　ＸＶ２　＜ａこのよ
うにして平坦化のエツチングを行なわせるようにすると
、ａの量がエツチングされて平坦化が行われるようにな
った状態で、ヴィアホールが配線層まで貫通形成される
ようになるものであり、１つのエツチング工程によって
、相関絶縁層表面の凹凸の平坦化とヴアホールの形成が
同時に行われるようになり、従来に比べて少なくとも２
つ以上（例えば平坦化用レジスト塗布工程およびドライ
エツチング工程）の工程が省略できるようになる。

［発明の実施例］ 以下、図面を参照しながらこの発明の一実施例を説明す
る。第１図で示すように、適宜回路素子等が形成された
例えばシリコン等でなる半導体基板１１の表面には、適
宜窒化膜等による絶縁層１２が形成されているもので、
この絶縁層１２上に第１の金属配線層１３が形成されて
いる。この第１の配線層１３は、多層例えば２層配線を
行なう場合の下層配線層となるものである。そして、こ
の第１の金属配線層１３上を覆うようにして、半導体基
板１１の全面に第１の層間絶縁層１４を形成し、さらに
この第１の層間絶縁層１４上に積層するようにして第２
の層間絶縁層１５を形成する。

この場合、第１の金属配線層１３が形成される絶縁膜１
２を有する半導体基板１１の表面が平坦であるため、金
属配線層１３の厚さ分だけ段状に突出する形状の面上に
、第１および第２の層間絶縁層１４および１５が積層形
成されるようになる。したがって、第２の層間絶縁層１
５の面上には、金属配線層１３の厚さに相当する段差１
５１を有する突出部分が存在するようになる。

そして、上記第２の層間絶縁層１５の上に、ヴィアホー
ルを形成する部分に開口１６１を形成したレジストパタ
ーン１６を形成するものである。

そして、上記レジストパターン１６の形成された面より
異方性エツチングを行ない、第２図で示すようにレジス
トパターン１６の開口１８１に対応して、第１および第
２の層間絶縁層１４および１５を貫通し、金属配線層１
８に達するヴィアホール１７が形成されると共に、上記
段差１５１に対応する突出部が平坦化されるようにする
ものである。

ここで、上記異方性エツチングを実施するために、反応
性イオンエツチング装置を用いるものであり、その反応
室に設定されるガス系としては、ＣＦ系ガスに酸素を適
宜添加する系を用いるようにしているものであり、この
エツチングは次のような条件のもとに実施されるように
する。すなわち、 （ｚ　／Ｖｌ　＋ｔ２　／Ｖ２　）−ｂ／１００−　（
ａ　／Ｖ２　＋ｔ３　／Ｖ３　）　−−（１）この式で
右辺はヴィアホールエッチング時間Ａを表現しているも
のであり、左辺は平坦化時間Ｂを表現している。

尚、上記式は第３図で示すパラメータのもとに設定され
るものであり、ｔ１、ｔ２はそれぞれ金属配線層１３上
の第１および第２の層間絶縁層１４および１５それぞれ
の厚さ、ｔ３は第２の層間絶縁層１５上の突出部に対応
する部分のレジストパターン１Ｂの膜厚、ｔ４はそれ以
外の部分のレジストパターン１６の膜厚をそれぞれ示す
ものであり、Ｖ１、Ｖ２、Ｖ３はそれぞれ第１および第
２の層間絶縁層１４．１５のエツチング速度、およびレ
ジストパターン１６膜のエツチング速度を示している。

またａは第２の層間絶縁層１５の突出部の平坦化のため
の除去部分の厚さ、ｂはオーバエッチ量（％）を示して
いる。そして、平坦化がこの第３図で破線で示す位置ま
で実施され、ヴィアホール１７が第１の配線層１３の部
分まで貫通するように形成されるようにするものである
。

この場合、上記（１）式の条件と共に次の（２）式の条
件が満足されるようする。

｛Ａ　−ｔ４　／Ｖ３　）　ｘＶ２　＜　ａここで、エ
ツチング速度Ｖｌ−Ｖ３は、ドライエツチング条件によ
って設定することが必要であり、反応ガス組成、エツチ
ング圧力、エツチング電力等により制御できるものであ
り、特にエツチング速度は反応ガスに対する酸素の添加
量によって制御できる。さらにｔ３およびｔ４はレジス
トパターン１６を形成する際に制御できるものであり、
ｔｌおよびｔ２、さらにａは設計によって決定される。

通常、平坦化に際しては“Ｖ２−Ｖ３°に設定し、ヴィ
アホールエッチングに際してｖ３をできるだけ小さく設
定すると共にＶ２、Ｖｌを大きく設定するようにしてい
る。しかし、上記条件を満足させるようにすれば、上記
従来の条件を廃止して、一括して平坦化とヴィアホール
形成とを同時に実行できるものである。尚、この発明に
あっては、層間絶縁膜の種類、層数は限定されるもので
はなく、例えば層間絶縁層１４．１５は同種の材料によ
って構成し、実質的に１層としてもよい。

さらに実施例を具体化して説明すれば以下のようになる
。

［実施例１］ 第１および第２の層間絶縁層１４および１５を、共にプ
ラズマ窒化膜によって構成されるようにする。

そして、“ｔｌ−１μｍ”　’ｔ２−１μｍ”“Ｖｌ　
−Ｖ２−６００人／分１　“ａ−＝０．８μｍ”“Ｃ（
配線層１３の厚さ）−０，９μｍ″“ｔ４−１．１μｍ
“ｔ３−０．６μｍ”“ｂ−１００”の条件で３４分間
反応性エツチングすると、第２図で示したような結果が
得られた。

この場合のエツチングプロセスの条件としては、反応ガ
スとしてＣＦガス３０ＳＣＣＭを用い、高周波電力１０
０Ｗ、エツチング圧力６　Ｐ　ａ　ｓ電極間距離５ｃｍ
とした。この場合、反応ガスに酸素を添加しなかった。

このような条件のもとにエツチングした場合、第２の層
間絶縁層１５の表面の突出部分を除く平坦部分にあって
は、丁度レジスト膜がエツチング除去された状態であっ
た。

［実施例２］ 第１の層間絶縁層１４を１μｍのプラズマ窒化膜で構成
すると共に、第２の層間絶縁層１５を１μｍの常圧ＣＶ
Ｄにより形成したＳｌ　０２により構成する。そして、
上記実施例１と同じプロセスによって４６分間エツチン
グを行なう。このとき“Ｖｌ　−６００人／分”　”Ｖ
２−３５０人／分”“Ｖ３−３００人／分”であり、エ
ツチングの形状は実施例１と同じで良好であった。

［実施例３］ 第１の層間絶縁層１４を１．０μｍのプラズマ窒化膜、
第２の層間絶縁層１５を０．５μｍのＣＶＤ法による５
１０２の膜で形成し、実施例１と同じプロセス条件のも
とに３１分間エツチングした。

このときのエツチング速度は、実施例２と同じに設定し
た。しかし、その結果１′こあってはヴィアホールは開
口せず、また下地段差の０．９μｍはほとんど残ったま
まであった。このような条件は、前記第１式について“
ａ”を解くと、 “ａ−０，３μｍ”となり、平坦化できないことが判明
するものである。

そこで、反応ガスであるＣＦ４ガスに酸素を１５３ＣＣ
Ｍ添加しとコロ、“Ｖｌ　−９００人／分”“Ｖ２−４
００人／分”Ｖ３−９００人／分”となり、これをもと
に第１式における“ａ“を求めると、”ａ＝９０００人
″となる。

そこでこの条件によって前記試料を２４分間エツチング
したところ、ヴィアホールを形成する段差部分では第２
の層間絶縁層１５はエツチングされ、さらに第１の層間
絶縁層１４も４０００人エツチングされていた。また、
段差のある突出部を除く平坦部分にあっては、レジスト
膜がエツチングされ、さらに第２の層間絶縁層１５もエ
ツチングされた状態であった。すなわち、結果として非
常に平坦な表面が得られた。

［発明の効果］ 以上のようにこの発明に係る半導体の製造方法によれば
、例えばＬＳＩを製造する際に多層配線を行なう場合、
金属配線層の上に層間絶縁層を形成して、この絶縁層上
に凹凸が存在するような状態であっても、この凹凸の平
坦化と共に上記配線層部分に貫通するヴィアホールが１
回のエツチング処理によって形成されるようになる。す
なわち、従来にあっては、平坦化工程とヴィアホール形
成工程の２つの工程が必要であったものが、１つのエツ
チング工程で平坦化と共にヴィアホール形成が行なえる
もので、その製造処理工程が簡略化され、特に多層配線
構造の半導体装置が効果的に製造できるものである。

【図面の簡単な説明】

第１図および第２図はこの発明の一実施例に係る半導体
の製造過程を説明するための断面構成図、第３図は上記
製造過程における処理条件を説明するためのパラメータ
を示す図、第４図の｛Ａ）〜（Ｄ）はそれぞれ従来の半
導体製造工程を順次説、明する図である。 １１・・・半導体基板、１３・・・金属配線層、１４．
１５・・・第１および第２の層間絶縁層、１Ｂ・・・レ
ジストパターン、１７・・・ヴィアホール。 出願人代理人　弁理士　鈴　江　武　彦＠　１　図 第２図 第３図 ｛Ａ） ＣＢ） （Ｃ） （Ｄ） 第４図

Claims (1)

1. 【特許請求の範囲】 導体配線層の形成された半導体基板の表面に、上記導体
   配線層部分の厚さに対応して段差が設定されて突出する
   ようになる第１および第２の層間絶縁層を順次積層形成
   する工程と、 上記第２の層間絶縁層の表面上に、上記配線層位置に対
   応してヴィアホール形成用の開口を形成したレジストパ
   ターンを形成する工程と、上記レジストパターンの形成
   された面を反応ガス雰囲気で、反応性イオンエッチング
   装置により異方性エッチングする工程とを具備し、 上記ヴィアホールを形成する部分の第１および第２の層
   間絶縁層のそれぞれの厚さをｔ１およびｔ２とし、さら
   に上記突出する部分のレジストパターン膜の厚さをｔ３
   、それ以外の部分のレジストパターン膜の厚さをｔ４と
   すると共に、上記段差が設定された部分に対応した平坦
   化するために必要な除去部分の厚さをａ、オーバエッチ
   量をｂ（％）とし、第１および第２の層間絶縁層および
   レジストパターン部のエッチング速度をそれぞれＶ１、
   Ｖ２、Ｖ３とした場合、 （ｔ１／Ｖ１＋ｔ２／Ｖ２）、ｂ／１００ で表現されるヴィアホールエッチング時間Ａが（ａ／Ｖ
   ２＋ｔ３／Ｖ３） で表現される平坦化時間Ｂと等しくされ、且つ｛Ａ−（
   ｔ４／Ｖ３）｝×Ｖ２＜ａ の関係が満足されるようにエッチング条件を設定し、ヴ
   ィアホール加工と平坦化を同時にドライエッチングで行
   なうようにしたことを特徴とする半導体装置の製造方法
   。