JPS63237144A - Semiconductor device with imitation preventing function - Google Patents

Semiconductor device with imitation preventing function

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JPS63237144A
JPS63237144A JP62071175A JP7117587A JPS63237144A JP S63237144 A JPS63237144 A JP S63237144A JP 62071175 A JP62071175 A JP 62071175A JP 7117587 A JP7117587 A JP 7117587A JP S63237144 A JPS63237144 A JP S63237144A
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JP
Japan
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wiring
substrate
semiconductor element
sub
board
Prior art date
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Application number
JP62071175A
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Japanese (ja)
Inventor
Toshiyuki Kaji
敏之 梶
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Sega Corp
Original Assignee
Sega Enterprises Ltd
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Publication date
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Publication of JPS63237144A publication Critical patent/JPS63237144A/en
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Abstract

PURPOSE:To make imitation impossible by making the contents of a RAM and a circuit destroyed when a sub-substrate covering a semiconductor element is detached or a part of the sub-substrate is destroyed. CONSTITUTION:A main substrate 10 is equipped with the semiconductor element and the main substrate is covered with the sub-substrate 12. A battery 14 for backup is put on the sub-substrate 12 and an external lead 16 is connected to the main substrate 10. If the sub-substrate 12 is detached from the main substrate 10 in order to decode the supply line and line of a voltage from the battery for backup 14 are destroyed, so that the decoding is impossible.

Description

【発明の詳細な説明】 〔産業上の利用分野1 本発明は内蔵するプログラムやデータ等を読出すことが
できない模倣防止機能付半導体装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application 1] The present invention relates to a semiconductor device with an imitation prevention function in which built-in programs, data, etc. cannot be read out.

〔従来の技術] 新規なゲーム等のソフトウェアの開発には莫大な費用、
労力、時間が必要であり、コスト的には製品全体に対し
てかなりの比重を占めるようになっている。しかしなが
ら苦労してソフトウェアを開発して新製品を売出すと、
1〜2ケ月後にはそっくり同じ機能の模倣製品が出現す
るというのが現状である。したがって開発メーカは模倣
を防止するために種々な工夫をしている。
[Conventional technology] Developing software such as new games requires enormous costs.
It requires labor and time, and in terms of cost, it occupies a considerable proportion of the overall product. However, if you go through the trouble of developing software and selling a new product,
The current situation is that a counterfeit product with exactly the same functions will appear one to two months later. Therefore, manufacturers are taking various measures to prevent imitations.

例えば、CPUを動かすプログラムをすべて外lROM
に格納せず、プログラムの一部を半導体装置内部のRA
Mに格納するものがある。模倣しようとするものは外部
ROMをコピーしても内部のRAMの内容がわからない
限り、プログラムを知ることができない。
For example, remove all programs that run the CPU from the ROM.
A part of the program is stored in the RA inside the semiconductor device.
There is something to be stored in M. Even if the person trying to imitate the program copies the external ROM, they will not be able to know the program unless they know the contents of the internal RAM.

また、外部ROMからのプログラムデータを内部のゲー
トアレイ又はP L A (Programsable
Logic Array )のような論理素子により変
換してCPUに人力するものがある。外部ROMには変
換前のデータが入っているため、模倣者は解読できずプ
ログラムを知ることができない。
In addition, program data from an external ROM is transferred to the internal gate array or PLA (Programsable
There are some that convert using logic elements such as Logic Array and manually input to the CPU. Since the external ROM contains the data before conversion, counterfeiters cannot decipher it and know the program.

C発明が解決しようとする問題点] このように種々の工夫をしてプログラムが解読できない
ようにしても、半導体装置を解体し、内部にモールドさ
れたCPUを露出させ、CPUの端子をプローブで当た
るようにすれば、動作時のCPUの入出力信号がわかり
、プログラムの内容が完全に解読できてしまうという間
層があった。
[Problems to be Solved by Invention C] Even if the program is made unreadable by various means as described above, it is impossible to disassemble the semiconductor device, expose the CPU molded inside, and probe the terminals of the CPU. If this were done correctly, the input and output signals of the CPU during operation could be known, and the contents of the program could be completely deciphered.

本発明は上記事情を考慮してなされたもので、プログラ
ム等のソフトウェアの解読を防止することができる模倣
防止機能付半導体装置を提供することを目的とする。
The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a semiconductor device with an imitation prevention function that can prevent software such as programs from being decoded.

[問題点を解決するための手段] 上記目的を達成するために本発明による模倣防止機能付
半導体装置は、バックアップ用電池と、バックアップ用
電池によりバックアップされる揮発性記憶半導体素子と
、揮発性記憶半導体素子が搭載され、揮発性記憶半導体
素子への電源配線に接続された第1の接続部が形成され
た第1の基板と、バックアップ用電池から揮発性記憶半
導体素子への電源配線の一部と、この電源配線の一部に
接続された第2の接続部とが形成された第2の基板とを
備え、第2の基板が、第1の基板上の揮発性記憶半導体
素子をカバーし、かつ第2の接続部が第1の接続部と接
触するように組立てられ、揮発性記憶半導体素子が電源
配線、第2の接続部、第1の接続部を介してバックアッ
プ用電池によりバックアップされていることを特徴とす
る。
[Means for Solving the Problems] In order to achieve the above object, a semiconductor device with an anti-counterfeiting function according to the present invention includes a backup battery, a volatile memory semiconductor element backed up by the backup battery, and a volatile memory semiconductor device. A first substrate on which a semiconductor element is mounted and a first connection part connected to a power supply wiring to the volatile memory semiconductor element is formed, and a part of the power supply wiring from a backup battery to the volatile memory semiconductor element. and a second substrate formed with a second connection portion connected to a part of the power supply wiring, the second substrate covering the volatile memory semiconductor element on the first substrate. , and the second connection part is assembled so as to be in contact with the first connection part, and the volatile memory semiconductor element is backed up by a backup battery via the power supply wiring, the second connection part, and the first connection part. It is characterized by

また、本発明による模倣防止機能付半導体装置は、半導
体素子と、半導体素子が搭載され、半導体素子用の第1
の配線部分と、この第1の配線部分に接続された第1の
接続部が形成された第1の基板と、半導体素子用の第2
の配線部分と、この第2の配線部分に接続された第2の
接続部とが形成された第2の基板とを備え、第2の基板
が、第1の基板上の半導体素子をカバーし、かつ第2の
接続部が第1の接続部と接触するように組立てられ、第
1の配線部分と第2の配線部分が第1の接続部と第2の
接続部を介して半導体素子用の配線として結合されてい
ることを特徴とする。
Further, the semiconductor device with anti-counterfeiting function according to the present invention includes a semiconductor element and a first
a first substrate on which a wiring portion is formed, a first connection portion connected to the first wiring portion, and a second substrate for a semiconductor element.
and a second substrate formed with a wiring portion and a second connection portion connected to the second wiring portion, the second substrate covering a semiconductor element on the first substrate. , and the second connection part is assembled so as to be in contact with the first connection part, and the first wiring part and the second wiring part are connected to each other for the semiconductor element via the first connection part and the second connection part. It is characterized by being connected as wiring.

[作 用] 本発明による模倣防止機能付半導体装置は、解読のため
に揮発性記憶半導体素子をカバーしている第1の基板を
取ろうとすると、第1の接続部と第2の接続部が離れて
バックアップ電源からの電圧が供給されなくなる。
[Function] In the semiconductor device with anti-counterfeiting function according to the present invention, when an attempt is made to remove the first substrate covering the volatile memory semiconductor element for decoding, the first connecting portion and the second connecting portion are disconnected. The voltage from the backup power supply will no longer be supplied if the battery is separated.

また、本発明による模倣防止機能付半導体装置は、解読
のために半導体素子の端子を露出させようと第1の基板
を破壊すると、配線も破壊されてしまう。
Further, in the semiconductor device with anti-counterfeiting function according to the present invention, when the first substrate is destroyed in order to expose the terminals of the semiconductor element for decoding, the wiring is also destroyed.

[実施例] 本発明の一実施例による模倣防止機能付半導体装置を第
1図乃至第4図に示す。本実施例による模倣防11−機
能付半導体装置は、第1図に示すように半導体素子を搭
載する主基板10と、この主基板10をカバーする副基
板12とで構成されている。副基板12の上にはバック
アップ用電池14が乗っている。外部リード16は主基
板10に接続されている。
[Embodiment] A semiconductor device with a counterfeit prevention function according to an embodiment of the present invention is shown in FIGS. 1 to 4. The anti-counterfeiting 11-function semiconductor device according to this embodiment is comprised of a main board 10 on which a semiconductor element is mounted, and a sub-board 12 that covers this main board 10, as shown in FIG. A backup battery 14 is mounted on the sub-board 12. External leads 16 are connected to the main board 10.

第2図に本実施例による模倣防止機能付半導体装置の主
基板10と副基板12を組立てる前の状態を示す。主基
板10の上面には半導体素子搭載用の3つの凹部18.
20.22が形成されている。この主基板10内には複
数層の配線が埋め込まれており、これら配線は外部リー
ド16との接続部分と凹部18.20.22の半導体素
子用端子とを配線接続している。凹部18.20.22
内には、それぞれ半導体素子24.26.28が搭載さ
れている。本実施例では、半導体素子24はP L A
 (Prograviable Logic Arra
y)であり、半導体素子26はCPUであり、半導体素
子28はバックアップ用電池14によるバックアップを
必要とするRAMである。これら半導体素子24.26
.28のポンディングパッドは凹部18.20.22上
に露出した半導体素子用端子とボンディングワイヤによ
り接続されている。
FIG. 2 shows the state before the main board 10 and sub-board 12 of the semiconductor device with counterfeit prevention function according to this embodiment are assembled. The upper surface of the main board 10 has three recesses 18 for mounting semiconductor elements.
20.22 is formed. A plurality of layers of wiring are embedded in the main substrate 10, and these wirings connect the connecting portions with the external leads 16 and the semiconductor element terminals in the recesses 18, 20, and 22. Recess 18.20.22
Inside, semiconductor elements 24, 26, and 28 are mounted, respectively. In this embodiment, the semiconductor element 24 is PLA
(Prograviable Logic Arra
y), the semiconductor element 26 is a CPU, and the semiconductor element 28 is a RAM that requires backup by the backup battery 14. These semiconductor elements 24.26
.. The bonding pads 28 are connected to semiconductor element terminals exposed on the recesses 18, 20, and 22 by bonding wires.

副基板12は主基板10に搭載された半導体素子24.
26.28を覆うためのものである。この副基板12上
には接地された接地配線層と、電源電圧が印加される電
源配線層と、これら接地配線層及び電源配線層の間に配
された絶縁層とからなる配線が形成されている。この配
線はこのように副基板12上に形成されてもよいが、副
基板12内に埋め込まれてもよい。またこの配線は単層
でもよく、逆にもっと多層でもよい。さらに配線は電源
配線に限らず一般配線でもよい。
The sub-board 12 includes semiconductor elements 24 mounted on the main board 10.
It is intended to cover 26.28. Wiring is formed on this sub-board 12, which includes a ground wiring layer that is grounded, a power wiring layer to which a power supply voltage is applied, and an insulating layer disposed between these ground wiring layers and the power wiring layer. There is. Although this wiring may be formed on the sub-substrate 12 in this way, it may also be embedded within the sub-substrate 12. Moreover, this wiring may be a single layer or, conversely, may have more layers. Furthermore, the wiring is not limited to power supply wiring, and may be general wiring.

主基板10と副基板12の間の電気的接続は、主基板1
0の上面に形成された接点30.34と、副基板12の
下面に形成された接点32.36によりなされる。すな
わち、第2図に示すように、主基板10の接点30と副
基板12の接点32とは、組立時に合致するような位置
に形成され、主基板10の接点34と副基板12の接点
36とは、組立て時に合致するような位置に形成されて
いる。
The electrical connection between the main board 10 and the sub board 12 is made on the main board 1
This is done by contacts 30.34 formed on the top surface of the sub-board 12 and contacts 32.36 formed on the bottom surface of the sub-board 12. That is, as shown in FIG. 2, the contacts 30 of the main board 10 and the contacts 32 of the sub-board 12 are formed at positions that match during assembly, and the contacts 34 of the main board 10 and the contacts 36 of the sub-board 12 are and are formed in positions that match during assembly.

例えば主基板10の接点30.34にハンダバンブを形
成しておけば、組立て時に接点間の接続が確実になる。
For example, if solder bumps are formed on the contacts 30 and 34 of the main board 10, the connection between the contacts will be ensured during assembly.

なお、接点の形状を二重・にして、電源配線と接地配線
の接続をひとつの接点でおこなうようにしてもよい。
Note that the contact may have a double shape so that the power supply wiring and the ground wiring are connected with one contact.

第3図に本実施例による模倣防止機能付半導体装置の電
源配線の具体例を示す。この具体例では、バックアップ
用電源14からRAMである半導体素子28までの電源
配線は、主基板10と副基板12とに形成されており、
これら主基板10と副基板12に形成された電源配線は
接点30.32.34.36により電気的に接続されて
いる、すなわち、バックアップ用電源14の端子はリー
ド線38を介して主基板10内の電源配線40に接続さ
れ、この電源配線40は主基板10上の接点34、副基
板12上の接点36を介して副基板12内の電源配線4
2に接続され、この電源配線42は副基板12上の接点
32、主基板10上の接点34を介して電源配線44に
接続されている。
FIG. 3 shows a specific example of the power supply wiring of the semiconductor device with anti-counterfeiting function according to this embodiment. In this specific example, the power supply wiring from the backup power supply 14 to the semiconductor element 28, which is a RAM, is formed on the main substrate 10 and the sub-substrate 12.
The power supply wiring formed on the main board 10 and the sub-board 12 are electrically connected by contacts 30, 32, 34, 36. That is, the terminal of the backup power supply 14 is connected to the main board 10 through the lead wire 38. The power supply wiring 40 is connected to the power supply wiring 40 inside the sub-board 12 via the contact 34 on the main board 10 and the contact 36 on the sub-board 12.
2, and this power supply wiring 42 is connected to a power supply wiring 44 via a contact 32 on the sub-board 12 and a contact 34 on the main board 10.

この電源配線44はRAMである半導体素子28に接続
されている。このように本実施例ではバックアップ用電
源14からの電圧は直接半導体素子28に印加されず、
主基板10内の電源配線40.44、副基板12内の電
源配線42、接点30.32.32.34を介して半導
体素子28に印加される。
This power supply wiring 44 is connected to a semiconductor element 28 which is a RAM. In this way, in this embodiment, the voltage from the backup power supply 14 is not directly applied to the semiconductor element 28;
The power is applied to the semiconductor element 28 via the power wiring 40.44 in the main substrate 10, the power wiring 42 in the sub-board 12, and the contacts 30.32.32.34.

半導体素子24.26.28が主基板10に搭載され、
この主基板10と副基板12とが組立てられると、樹脂
によりバックアップ用電源14も含めて全体がモールド
されて半導体装置が完成する。全体を樹脂によりモール
ドするかわりに、第4図に示すように、断面がH型のプ
ラスチック部材46を副基板12の上からかぶせ、プラ
スチック部材46上にはバックアップ用電源14をのせ
、主基板10と副基板12とは樹脂48によりモールド
し、バックアップ用電源14はカバー50により覆うよ
うにしてもよい。
Semiconductor elements 24, 26, 28 are mounted on the main substrate 10,
When the main substrate 10 and the sub-board 12 are assembled, the entire semiconductor device including the backup power supply 14 is molded with resin to complete the semiconductor device. Instead of molding the entire body with resin, as shown in FIG. The and sub-board 12 may be molded with resin 48, and the backup power source 14 may be covered with a cover 50.

本実施例による模倣防止機能付半導体装置のプログラム
を解読しようとする模倣者は先ずモールド樹脂を溶かし
て主基板10と副基板12を露出させるであろう。その
後、主基板10上の半導体素子、特にCPUである半導
体素子26の端子にプローブを当てるため、半導体素子
24.26.28を覆っている副基板12を外すであろ
う。しかしながら、副基板12を外すと、接点30と接
点32との電気的接触も外れ、RAMである半導体素子
42への電力の供給が断たれてしまう。するとRAMの
内容が瞬時のうちに破壊される。たとえ副基板12を元
に戻して接点30と接点32を再接触させて再び電力を
供給しても、一度破壊されたRAMの内容は復元されな
い。したがって内蔵されたプログラムを読出すことは不
可能となる。このように本実施例によれば、模倣者によ
るプログラムの解読を防止することができる。
A counterfeiter who attempts to decode the program of the semiconductor device with anti-counterfeiting function according to this embodiment would first melt the molding resin to expose the main substrate 10 and the sub-substrate 12. Thereafter, the sub-board 12 covering the semiconductor devices 24, 26, and 28 will be removed in order to apply probes to the terminals of the semiconductor device 26, which is the CPU, on the main substrate 10. However, when the sub-board 12 is removed, the electrical contact between the contacts 30 and 32 is also broken, and the power supply to the semiconductor element 42, which is a RAM, is cut off. Then, the contents of RAM are instantly destroyed. Even if the sub-board 12 is returned to its original state, the contacts 30 and 32 are brought into contact again, and power is supplied again, the contents of the RAM once destroyed will not be restored. Therefore, it becomes impossible to read the built-in program. In this way, according to this embodiment, it is possible to prevent a counterfeiter from decoding the program.

」1記実施例では副基板12の取外しにより、自動的に
バックアップ電池が切れるようになっている。このため
、模倣者は副基板12を取外すことなく必要な部分のみ
破壊して目的を達成しようとするおそれがある。かかる
模倣を防止するための本発明の他の実施例の副基板にを
第5図に示す。
In the first embodiment, when the sub-board 12 is removed, the backup battery is automatically turned off. Therefore, there is a possibility that an imitator may try to achieve his goal by destroying only the necessary parts without removing the sub-board 12. FIG. 5 shows a sub-board of another embodiment of the present invention for preventing such imitation.

第5図は副基板12の各層の内部配線を示している。同
図(a)は電源配線52を示している。この電源配線5
2は接点36の内の一つから接点32を接続するもので
あるが、接点36と接点32の最短距離をとることなく
、副基板12内を引回している点に特徴がある。特に半
導体素子24.26.28の上部にあたる場所に電源配
線52を形成している。同図(b)は例えばアドレスラ
インやデータラインや制御ライン等のような一般配線5
4を示している。この−膜配線54は接点36中の有る
接点から他の接点を接続しているが、配線54が副基板
12の全面にわたるように引回している点に特徴がある
FIG. 5 shows the internal wiring of each layer of the sub-board 12. FIG. 5A shows the power supply wiring 52. As shown in FIG. This power wiring 5
2 connects the contact 32 from one of the contacts 36, and is characterized in that the contact 36 and the contact 32 are routed within the sub-board 12 without taking the shortest distance. In particular, the power supply wiring 52 is formed above the semiconductor elements 24, 26, and 28. Figure (b) shows general wiring 5 such as address lines, data lines, control lines, etc.
4 is shown. This film wiring 54 connects one contact among the contacts 36 to another, and is characterized in that the wiring 54 is routed over the entire surface of the sub-board 12.

このように本実施例によれば、副基板12内の配線が全
面に形成されているので、模倣するため副基板12を取
外さずに副基板12の一部を破壊すると、電源配線また
は配線も破壊されて本実施例の模倣防止機能付半導体装
置は正常動作ができなくなる。すなわち電源配線が破壊
されればRAMの内容が破壊され、−膜配線が破壊され
れば回路動作が不可能となる。
According to this embodiment, since the wiring inside the sub-board 12 is formed on the entire surface, if a part of the sub-board 12 is destroyed without removing the sub-board 12 for imitation, the power supply wiring or wiring is also destroyed, and the semiconductor device with anti-counterfeiting function of this embodiment is no longer able to operate normally. That is, if the power supply wiring is destroyed, the contents of the RAM will be destroyed, and if the - membrane wiring is destroyed, the circuit operation will become impossible.

なお、本実施例の副基板12は多層配線であるので、レ
ーザーにより切断すると切断面において配線層間が短絡
して、配線が破壊されやすいという利点がある。
Note that since the sub-board 12 of this embodiment is a multilayer wiring, there is an advantage that when it is cut with a laser, the wiring layers are short-circuited at the cut surface, and the wiring is likely to be destroyed.

また、第5図に示した配線例は図示のために単純化した
もので、もっと複雑にしてもよい。例えば、複数の配線
層を用いて配線を縦横に走らせてもよい。また配線中に
抵抗等の回路要素を含ませるようにしてもよい。
Further, the wiring example shown in FIG. 5 is simplified for illustration purposes, and may be more complicated. For example, wiring may be run vertically and horizontally using a plurality of wiring layers. Further, circuit elements such as resistors may be included in the wiring.

本発明の他の実施例の副基板12を第6図に示す。本実
施例の副基板12は4つのブロック12a、12b、1
2c、12dから構成され、これら4つのブロック12
a、12b、12c。
A sub-board 12 according to another embodiment of the present invention is shown in FIG. The sub-board 12 of this embodiment has four blocks 12a, 12b, 1
2c, 12d, these four blocks 12
a, 12b, 12c.

12dの下側表面に接点32.36および電源配線52
が形成されている。この副基板12は次のようにして製
造される。先ず4つのブロック12a、12b、12c
、12dを用意しく第6図(a)) 、これらブロック
12a、12b。
Contacts 32, 36 and power wiring 52 on the lower surface of 12d.
is formed. This sub-board 12 is manufactured as follows. First, four blocks 12a, 12b, 12c
, 12d (FIG. 6(a)), these blocks 12a, 12b.

12C,12dを一枚の副基板12となるように組合わ
せ、たとえば接着剤で互いに接着する(第6図(b))
。その後この副基板12の下側表面に接点32.36お
よび電源配線52を各ブロック12a〜12dにわたっ
て形成する。
12C and 12d are combined to form one sub-board 12 and bonded to each other with adhesive, for example (FIG. 6(b)).
. Thereafter, contacts 32, 36 and power supply wiring 52 are formed on the lower surface of this sub-board 12 across each block 12a to 12d.

本実施例の副基板12は複数のブロックから構成されて
いるが、接着剤等で隙間なく強固に固定されているため
、一枚の場合と同様に接点32.36および電源配線5
2を各ブロック12a〜12dにわたって形成できる。
The sub-board 12 of this embodiment is composed of a plurality of blocks, but since they are firmly fixed with adhesive or the like without any gaps, the contacts 32 and 36 and the power supply wiring 5
2 can be formed across each block 12a-12d.

本実施例によれば模倣を有効に防止できる。すなわち、
模倣者が模倣のため本実施例の副基板12を取外そうと
してブロック間を破壊すれば、表面に形成された電源配
線52も一緒に破壊されてしまう。このため模倣者が電
源配線52の破壊を修復すべくブロックを再び組合わせ
ても一度破壊された電源配線52は元の状態に戻ること
がない。
According to this embodiment, imitation can be effectively prevented. That is,
If an imitator attempts to remove the sub-board 12 of this embodiment for imitation and destroys the space between the blocks, the power supply wiring 52 formed on the surface will also be destroyed. Therefore, even if a counterfeiter recombines the blocks to repair the damage to the power supply wiring 52, the power supply wiring 52 once destroyed will not return to its original state.

本発明の史に他の実施例による模倣防止機能付半導体装
置を第7図に示す。本実施例による模倣防止機能付半導
体装置は、第1図と同様に半導体素子を搭載する主基板
10と、この主基板10をカバーする副基板12とで構
成されている。副基板12の上にはバックアップ用電池
14が取付けられている。本実施例による模倣防止機能
付半導体装置は外部リード56の形成される方向が第1
図の模倣防止機能付半導体装置と異なる。すなわち本実
施例では主基板10の側面に外部リード56が形成され
ている。主基板10の下側の外部リード56への配線は
主基板10の内部に形成されている。
FIG. 7 shows a semiconductor device with anti-counterfeiting function according to another embodiment of the present invention. The semiconductor device with anti-counterfeiting function according to this embodiment is composed of a main board 10 on which a semiconductor element is mounted, and a sub-board 12 that covers this main board 10, as in FIG. A backup battery 14 is mounted on the sub-board 12. In the semiconductor device with anti-counterfeiting function according to this embodiment, the direction in which the external leads 56 are formed is the first direction.
This is different from the semiconductor device with counterfeit prevention function shown in the figure. That is, in this embodiment, external leads 56 are formed on the side surface of the main substrate 10. Wiring to the external leads 56 on the lower side of the main board 10 is formed inside the main board 10.

本実施例によれば狭い取付はスペースに模倣防止機能付
半導体装置を取付けることができる。
According to this embodiment, a semiconductor device with an anti-counterfeiting function can be installed in a narrow installation space.

本発明は上記実施例に限らず種々の変形が可能である。The present invention is not limited to the above-mentioned embodiments, and various modifications are possible.

例えば、副基板に一般配線を形成しなくともよい。また
、電池によりバックアップするRAMを含まない半導体
装置の場合は、副基板内に一般配線のみを形成するだけ
でもよい。その場合には主基板内の配線量に比べて副基
板の配線量を多くすることが望ましい。また、RAMや
半導体素子は一つでもよいし、多くてもよい。さらにバ
ックアップ用電池は複数でもよく、電源電圧が複数種類
あってもよい。
For example, it is not necessary to form general wiring on the sub-board. Furthermore, in the case of a semiconductor device that does not include a RAM backed up by a battery, only general wiring may be formed in the sub-substrate. In that case, it is desirable to increase the amount of wiring on the sub-board compared to the amount of wiring on the main board. Further, the number of RAM or semiconductor elements may be one or more. Furthermore, there may be a plurality of backup batteries, and there may be a plurality of types of power supply voltages.

また主基板には凹部を設けず、平な主基板に半導体素子
を搭載し、副基板に半導体素子に対応させた凹部を設け
て、この副基板を主基板にかぶせるようにしてもよい。
Alternatively, the main substrate may not have a concave portion, the semiconductor element may be mounted on a flat main substrate, the sub-substrate may be provided with a concave portion corresponding to the semiconductor element, and the sub-substrate may be placed over the main substrate.

また主基板の下側に半導体素子を搭載し副基板を下から
主基板に取りつけ半導体素子をおおうようにしてもよい
Alternatively, a semiconductor element may be mounted on the lower side of the main board, and a sub-board may be attached to the main board from below to cover the semiconductor element.

さらに上述の実施例による機能防止機能は半導体装置の
上下を全く逆にしてもよい。
Furthermore, the function preventing function according to the above-described embodiments may be achieved by completely inverting the semiconductor device upside down.

[発明の効果] 以上の通り本発明によれば、解読のため、半導体素子を
覆っている副基板を取外したりその一部でも破壊したり
すれば、RAMの内容が破壊されたり、回路が破壊され
たりして、模倣が不可能となる。
[Effects of the Invention] As described above, according to the present invention, if the sub-board covering the semiconductor element is removed or even a part of it is destroyed for decoding, the contents of the RAM or the circuit will be destroyed. imitation becomes impossible.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例による模倣防止機能付半導体
装置の要部を示す斜射図、第2図は同模倣防止機能付半
導体装置の組立て前の状態を示す斜射図、第3図は同模
倣防止機能付半導体装置の縦断面図、第4図は同模倣防
止機能付半導体装置の最終組立状態を示す断面図、第5
図は本発明の他の実施例による模倣防止機能付半導体装
置の副基板の平面図、第6図は本発明の更に他の実施例
による模倣防止機能付半導体装置の副基板の平面図、第
7図は本発明の他の実施例による模倣防止機能付半導体
装置の要部を示す斜視図である。 10・・・主基板、12・・・副基板、14・・・バッ
クアップ用電池、16・・・外部リード、18.20.
22・・・凹部、24.26.28・・・半導体素子、
30.32.34.36・・・接点、38・・・リード
、40.42.44・・・電源配線、46・・・プラス
チック部材、48・・・モールド樹脂、50・・・カバ
ー、52・・・電源配線、54・・・一般配線、56・
・・外部リード。 出願人代理人  佐  藤  −雄 汽 2 図 P)3  口 札4 囚 粍5 囚 も6− P)7 z
FIG. 1 is a perspective view showing the main parts of a semiconductor device with anti-counterfeiting function according to an embodiment of the present invention, FIG. 2 is a perspective view showing the semiconductor device with anti-counterfeiting function before assembly, and FIG. FIG. 4 is a longitudinal cross-sectional view of the semiconductor device with anti-counterfeiting function; FIG. 4 is a cross-sectional view showing the final assembled state of the semiconductor device with anti-counterfeiting function;
6 is a plan view of a sub-substrate of a semiconductor device with anti-counterfeiting function according to another embodiment of the present invention, FIG. FIG. 7 is a perspective view showing a main part of a semiconductor device with anti-counterfeiting function according to another embodiment of the present invention. DESCRIPTION OF SYMBOLS 10... Main board, 12... Sub board, 14... Backup battery, 16... External lead, 18.20.
22... recess, 24.26.28... semiconductor element,
30.32.34.36...Contact, 38...Lead, 40.42.44...Power supply wiring, 46...Plastic member, 48...Mold resin, 50...Cover, 52 ...Power supply wiring, 54...General wiring, 56.
・External lead. Applicant's agent Sato - Yuuki 2 Figure P) 3 Gate card 4 Prisoner 5 Prisoner also 6- P) 7 z

Claims (1)

【特許請求の範囲】 1、バックアップ用電池と、 このバックアップ用電池によりバックアップされる揮発
性記憶半導体素子と、 この揮発性記憶半導体素子が搭載され、前記揮発性記憶
半導体素子への電源配線に接続された第1の接続部が形
成された第1の基板と、 前記バックアップ用電池から前記揮発性記憶半導体素子
への電源配線の一部と、この電源配線の一部に接続され
た第2の接続部とが形成された第2の基板とを備え、 前記第2の基板が、前記第1の基板上の揮発性記憶半導
体素子をおおい、かつ前記第2の接続部が前記第1の接
続部と接続するように組立てられ前記揮発性記憶半導体
素子が前記電源配線、第2の接続部、第1の接続部を介
して前記バックアップ用電池によりバックアップされて
いることを特徴とする模倣防止機能付半導体装置。 2、半導体素子と、 前記半導体素子が搭載され、前記半導体素子用の第1の
配線部分と、この第1の配線部分に接続された第1の接
続部が形成された第1の基板と、前記半導体素子用の第
2の配線部分と、この第2の配線部分に接続された第2
の接続部とが形成された第2の基板とを備え、 前記第2の基板が、前記第1の基板上の半導体素子をお
おい、かつ前記第2の接続部が前記第1の接続部と接続
するように組立てられ、前記第1の配線部分と第2の配
線部分が前記第1の接続部と第2の接続部を介して前記
半導体素子用の配線として結合されていることを特徴と
する模倣防止機能付半導体装置。
[Claims] 1. A backup battery, a volatile memory semiconductor element backed up by the backup battery, and a device on which the volatile memory semiconductor element is mounted and connected to a power supply wiring to the volatile memory semiconductor element. a first substrate on which a first connection portion is formed; a part of a power supply wiring from the backup battery to the volatile memory semiconductor element; and a second board connected to a part of the power supply wiring. a second substrate formed with a connecting portion, the second substrate covering the volatile memory semiconductor element on the first substrate, and the second connecting portion forming the first connecting portion. The imitation prevention function is characterized in that the volatile memory semiconductor element is assembled so as to be connected to the power supply wiring, the second connection part, and the first connection part and is backed up by the backup battery. Semiconductor equipment with. 2. a semiconductor element, a first substrate on which the semiconductor element is mounted, a first wiring part for the semiconductor element, and a first connection part connected to the first wiring part; a second wiring portion for the semiconductor element; and a second wiring portion connected to the second wiring portion.
a second substrate formed with a connecting portion, the second substrate covers a semiconductor element on the first substrate, and the second connecting portion is connected to the first connecting portion. The device is assembled so as to be connected, and the first wiring portion and the second wiring portion are coupled as wiring for the semiconductor element via the first connection portion and the second connection portion. A semiconductor device with anti-counterfeiting function.
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